NEC開發(fā)55nmCMOS工藝技術(shù)，實現(xiàn)高載流子遷移率
NEC電子和NEC日前開發(fā)出了55nm CMOS工藝技術(shù)。在MOS FET柵絕緣膜中導(dǎo)入了高K介電常數(shù)材料,實現(xiàn)高載流子遷移率,從而達(dá)到了便攜終端等領(lǐng)域所要求的低耗電和高速運行。雙方首次采用了液浸ArF曝光技術(shù)。
MOS FET柵絕緣膜材料采用了HfSiON。有效氧化膜厚度(effective oxide thickness)為1.85nm。通過采用高k介電常數(shù)材料,可利用柵電極的工作函數(shù)控制閾值電壓。過去是利用通道部分的雜質(zhì)濃度控制閾值電壓。在設(shè)置了高閾值電壓的低耗電MOS FET中需要較高的雜質(zhì)濃度,而由于載流子會受到雜質(zhì)散射的影響,因此難以提高導(dǎo)通電流。通道部分的硅膜應(yīng)力是利用淺溝道電離STI(shallow trench isolation)、側(cè)壁以及柵極正上方的SiN膜的形成工藝產(chǎn)生的。
通過上述2項措施,與65nm工藝MOS FET相比,nMOS和pMOS下分別將導(dǎo)通電流提高了22％和31％ 。在1.2V電壓下工作時,在截止電流為20pA/μm的條件下,nMOS和pMOS的導(dǎo)通電流分別為525μA/μm和295μA/μm。在截止電流為3nA/μm的條件下,nMOS和pMOS的導(dǎo)通電流則分別為780μA/μm和400μA/μm。
兩公司使用此次開發(fā)的CMOS技術(shù)試制了SRAM。存儲單元面積為0.432μm2,作為性能指標(biāo)的靜態(tài)噪音容許度SNM(static noise margin)在1.2V電壓下為180mV,在0.8V電壓下為130mV。
