背面失效分析的工具
芯片尺寸的減小導致了在不采用附加的加固層的情況下,在鍵合區(qū)下增加了有源電路的設置。這種結構叫做焊盤下電路結構（CUP）,它和多層銅和低k介質(zhì)一起,給電子缺陷定位和物理失效分析（FA）帶來了額外的挑戰(zhàn)。在這種情況下,采用反應離子刻蝕（RIE）、平行拋光、CMP、濕法化學刻蝕、聚焦離子束（FIB）和SEM技術的背面FA比前面的FA更容易完成。本文將論述Agere Systems 公司所研究的5種案例,他們采用的不同的方法有效解決案例中所產(chǎn)生的可靠性問題。
CMP和熱退火在晶圓制作中出現(xiàn)了明顯的應變能量。此應變能量在封裝工藝中會劇增,這些工藝包括晶圓切割、線鍵合、倒裝芯片管芯的連接、器件的外殼注塑和倒裝芯片的底層填充。在可靠性應力測試中混合的應變能量能引起分層或斷裂。
在CUP設計中,因為金球位于鍵合區(qū)頂部,會妨礙熱量和光從缺陷位置發(fā)**,所以背面缺陷定位更可行。而且,用于去除金球的傳統(tǒng)濕法化學方法將刻蝕銅的互連和勢壘。金球的平行拋光能引起裂紋和分層。采用RIE的銅和低k材料的芯片去層工藝須經(jīng)權衡,以優(yōu)化刻蝕的選擇性,并防止RIE毛刺和表面粗糙。
在背面FA工藝中有三個主要步驟：背面取樣預備、背面缺陷定位和背面物理分析。
本次研究中,Agere的工程師在對塑料BGA中將硅減薄至~100的硅減薄中結合使用機械磨制和（采用了Hypervision Inc公司的Chip Unzip工藝）和RIE工藝。他們采用了背面熒光微熱成像（FMI）技術定位無電源管腳到管腳彎曲追蹤中的缺陷。采用液晶分析可通過管芯背面探測相同熱發(fā)射。
采用RIE和平行拋光（到5 mm硅）工藝可將硅管芯從周圍的封裝中取出。然后,在70℃下20%的TMAH刻蝕可從柵氧化物上選擇清除硅,整個芯片具有較好的一致性并控制背面的芯片去層工藝。柵平面的物理FA能顯示出大量的潛在缺陷,包括超薄氧化物的軟擊穿,應力引起的泄露電流,陷阱輔助隧穿等。
CMP、RIE和濕法化學刻蝕以與前面FA相似的方式對后面金屬層進行去層工藝。具有不同拋光條件（化學研磨漿、襯墊類型、壓力或旋轉(zhuǎn)速度）的多步驟CMP能優(yōu)化拋光效果。
至于低k介質(zhì),其脆弱的機械特性和弱的附著力都會引起斷裂和界面粘接的失效。具有高擊穿場的結構中的主要失效模式總是介質(zhì)勢壘的機械失效和勢壘/ILD界面的分層的失效。人們發(fā)現(xiàn)失效模式與工藝條件密切相關,并且有趣的是,它不一定是應力測試條件的函數(shù)。
在#1研究中,沒發(fā)現(xiàn)柵級缺陷,但是背面FMI隔離了一個缺陷,之后SEM顯示的是對第5層金屬層銅造成了電超載（EOS）損傷。在#2研究中,也沒發(fā)現(xiàn)柵級缺陷,但是在M5到M6的去層工藝中可看到不規(guī)則的熱發(fā)射。SEM分析顯示了金屬中的裂紋。在#3研究中,CMP去層工藝顯示了M4和M5的異常。同樣在#4研究中,光圖像顯示出了CMP和化學刻蝕后M4和M5的異常。彎曲/梳狀結構的邊緣的SEM圖像顯示了EOS引起的管芯斷裂、銅擠壓和銅孔隙。在#5研究中,采用光成像在M5層的彎曲結構的邊緣處發(fā)現(xiàn)了損傷。FIB橫截面/SEM顯示了沿著裂紋的管芯斷裂和銅遷移情況。損傷很可能是由EOS引起的熱效應造成的。
