一種基于FPGA的直接序列擴(kuò)頻基帶處理器
摘 要：本文設(shè)計(jì)實(shí)現(xiàn)了一種基于FPGA的直接序列擴(kuò)頻基帶處理器,并闡述了其基本原理和設(shè)計(jì)方案。
關(guān)鍵詞：擴(kuò)頻;FPGA;數(shù)字匹配濾波器;基帶處理器
引言
擴(kuò)頻通信技術(shù)具有抗干擾、抗多徑、保密性好、不易截獲以及可實(shí)現(xiàn)碼分多址等許多優(yōu)點(diǎn),已成為無(wú)線通信物理層的主要通信手段。本文設(shè)計(jì)開(kāi)發(fā)了一種基于直接序列擴(kuò)頻技術(shù)(DS-SS)的基帶處理器。
直接序列擴(kuò)頻通信
直接序列擴(kuò)頻通信系統(tǒng)原理框圖如圖1所示。該處理器由FPGA芯片,完成圖1中兩虛線框所示的基帶信號(hào)處理部分。擴(kuò)頻方式為11位barker碼擴(kuò)頻,采用自同步加擾技術(shù),支持最大數(shù)據(jù)速率為1.024Mbps的DBPSK和2.048Mbps的DQPSK兩種調(diào)制方式,FPGA的主時(shí)鐘頻率為22.528MHz。
設(shè)計(jì)實(shí)現(xiàn)
該基帶擴(kuò)頻處理器包括基帶發(fā)送信號(hào)處理和基帶接收信號(hào)處理兩部分。
發(fā)送端實(shí)現(xiàn)方案
基帶發(fā)送處理用FPGA實(shí)現(xiàn),包括接收數(shù)據(jù)的加擾、串/并轉(zhuǎn)換、差分編碼、頻譜擴(kuò)展、脈沖成型和時(shí)序控制等電路模塊,其總體實(shí)現(xiàn)方案如圖2所示。
數(shù)據(jù)加擾
本設(shè)計(jì)采用解擾時(shí)不需要復(fù)雜同步的自同步加擾技術(shù),擾碼器由7階線性反饋移位寄存器構(gòu)成。
串/并轉(zhuǎn)換
該基帶處理器支持DBPSK和DQPSK兩種調(diào)制方式。當(dāng)工作在BPSK方式時(shí),數(shù)據(jù)以bit為單位進(jìn)行處理,I/Q路數(shù)據(jù)相同。工作在DQPSK方式時(shí),傳輸數(shù)據(jù)以相鄰的兩bit為單位進(jìn)行處理,其中奇數(shù)bit進(jìn)入I通道,偶數(shù)bit進(jìn)入Q通道,完成串/并轉(zhuǎn)換的功能。
差分編碼
差分編碼使PSK信號(hào)變成DPSK信號(hào),以克服“相位模糊”問(wèn)題。差分編碼方案取決于調(diào)制方式是BPSK還是QPSK。當(dāng)采用BPSK方式時(shí),編碼運(yùn)算比較簡(jiǎn)單：輸出bit(k)由輸入bit(k)異或輸出bit(k-1)得到;采用QPSK方式時(shí),因?yàn)樗姆N可能的前一輸出狀態(tài)和四種可能的當(dāng)前輸入狀態(tài)可以確定十六種輸出狀態(tài),所以差分運(yùn)算方案比采用BPSK復(fù)雜的多,其編碼方案如表1所示。
頻譜擴(kuò)展
本設(shè)計(jì)選用自相關(guān)特性非常好的11位barker碼作為擴(kuò)頻碼,通過(guò)barker碼和編碼后的輸出數(shù)據(jù)進(jìn)行模二加實(shí)現(xiàn)擴(kuò)頻調(diào)制,1.024Mbps 的I/Q路數(shù)據(jù),經(jīng)11.268Mbps的barker碼擴(kuò)頻后變成11Mbps。
脈沖成型
為了更適合于信道傳輸?shù)囊?需要經(jīng)過(guò)波形成型后以壓縮頻帶,減小碼間干擾,同時(shí)使信號(hào)能量更加集中,增強(qiáng)信噪比。本設(shè)計(jì)采用一個(gè)滾降系數(shù)a=0.22的升余弦FIR數(shù)字濾波器完成I/Q路信號(hào)的成型,經(jīng)成型后的I/Q路數(shù)據(jù)作為基帶處理器發(fā)送端的輸出數(shù)據(jù)送往外部調(diào)制器進(jìn)行下一步處理。
接收端實(shí)現(xiàn)方案
基帶接收處理同樣用FPGA實(shí)現(xiàn),包括AGC處理、前端處理(FEC)、數(shù)字匹配濾波器(DMF)、捕獲跟蹤、差分解調(diào)和自動(dòng)頻率控制、并/串轉(zhuǎn)換和解擾,以及時(shí)序控制等電路模塊(見(jiàn)圖3)。
基帶AGC處理
AGC處理模塊通過(guò)誤差估計(jì)、低通積分和能量調(diào)整,并經(jīng)D/A轉(zhuǎn)換和濾波,調(diào)整接收信號(hào)的能量,使A/D轉(zhuǎn)換輸入的信號(hào)保持最佳的電平值。必須注意,AGC環(huán)路是一個(gè)慢跟蹤環(huán)路,不提供信號(hào)能量快速抖動(dòng)的增益調(diào)整。
前端處理
前端處理電路由量化比特?cái)?shù)轉(zhuǎn)化和平滑處理兩部分電路組成。
本文選用Maxim公司的MAX1198實(shí)現(xiàn)A/D轉(zhuǎn)換,其量化比特?cái)?shù)為8bit。量化比特?cái)?shù)超過(guò)3bit時(shí),輸出信噪比僅有2dB的較小差距。鑒于此,為避免硬件成本太高,用量化比特?cái)?shù)轉(zhuǎn)化電路將8bit表示的量化電平轉(zhuǎn)化為3bit表示。
