DDS邏輯優(yōu)化設計及Verilog實現(xiàn)
摘 要：本文主要介紹了在DDS系統(tǒng)中,為了提高芯片運算速度,加大輸出帶寬,減小芯片規(guī)模從而提高可靠性和頻譜純度而采用的優(yōu)化方法及其VerilogHDL實現(xiàn)。
關鍵詞：流水線;輸入寄存器結(jié)構;加法器最低位修正;壓縮存儲查找表
概述
由于DDS頻率合成方法具有低頻率轉(zhuǎn)換時間、低失真輸出波形、高分辨率、高頻譜純度、可編程和寬頻率輸出范圍等優(yōu)良性能,在現(xiàn)代頻率合成領域中具有越來越重要的地位。在許多應用領域中,如通信、導航、雷達和電子對抗等, DDS頻率源都是主流的關鍵部件。
DDS的改進構想
DDS電路的關鍵是利用高速存儲器做查找表,通過高速DAC產(chǎn)生已經(jīng)以數(shù)字形式存入的正弦波,并用頻率控制字K來調(diào)制DDS的輸出頻率。
從算法可以看出,DDS的工作主頻決定它輸出的頻率：fout=fclk*K/2N(N為相位累加器的位數(shù),K為頻率控制字,位寬32位,fclk是芯片主頻),所以提高DDS的主頻就可以提高它的輸出頻率和輸出帶寬,同時對于ROM的實現(xiàn)來說,如果用32根地址線來尋址,則需要一個非常大的ROM,要232那么大。這種ROM從存取時間、可靠性和制造上來說是不實際的,所以要對算法進行改進。
DDS設計優(yōu)化
這一部分對DDS設計進行了優(yōu)化,目的是在保持其原有優(yōu)點的基礎上,盡量減少硬件復雜性,降低芯片面積和功耗等,提高芯片速度。核心結(jié)構如圖1所示。圖中相位累加器為32位,如果主頻為75MHz,則確定頻率分辨率為0.0174Hz。相位-幅值轉(zhuǎn)換部分由查找表邏輯實現(xiàn)。查找表用字長為13位的ROM實現(xiàn),存儲壓縮后的SIN值。本芯片在相位累加器和查找表之間插入了一個地址轉(zhuǎn)換器,負責進行地址轉(zhuǎn)換。在查找表和DAC之間插入了一個數(shù)據(jù)轉(zhuǎn)換器,負責進行數(shù)據(jù)轉(zhuǎn)換。相位累加器輸出的地址碼位寬為16位, Data[12:0]為查找表輸出的二進制SIN值,它經(jīng)過數(shù)據(jù)轉(zhuǎn)換器后和adri[15]反拼接成14位數(shù)據(jù)輸入DAC,變換成連續(xù)的正弦信號V輸出。
對DDS優(yōu)化如下：
1. 引入流水線對累加器進行優(yōu)化。將32位累加器分成4條流水線,每條流水線完成8位的加法運算,流水線的進位進行級聯(lián)。運用流水線實現(xiàn)加法器可以提高累加器的運算速度3倍之多。為了提高運算速度,加法器算法采用的是目前速度最快的預先進位算法。為了避免因預先進位加法器中進位傳輸鏈過長而影響速度,每8位加法器由兩個4位的預先進位加法器級聯(lián)而成。因引入流水線而多加入80個寄存器中的48個可以通過改進的輸入數(shù)據(jù)寄存器減少,詳見圖2。對輸入寄存器結(jié)構進行優(yōu)化,以降低硬件復雜度,減小芯片面積,從而進一步提高運行速度。在設計中增加一個時鐘分配器,通過時鐘的分配時序,可以節(jié)省保存輸入頻率控制字的級聯(lián)寄存器。還同時節(jié)約芯片的24個I/O口,唯一的缺點是數(shù)據(jù)要保持4個時鐘周期,會降低系統(tǒng)跳頻的跳轉(zhuǎn)頻率。
2. 從圖1可知,從相位累加器的32位輸出中提取高16位作為ROM的查找地址,相位累加器的輸出截尾可以減少ROM的尺寸到原來的1/216,把ROM容量的單元數(shù)從232降到216。損失的低16位相位累加數(shù)值對應0.02度的間斷,在絕大部分應用中都是可以忽略的,在生成波形的精確度上已經(jīng)可以滿足要求了。但由此而產(chǎn)生的截尾誤差卻會對頻譜純度和輸出帶寬產(chǎn)生影響。相應的解決辦法如圖3所示：將D觸發(fā)器的輸出端連接到相位累加器最低位的c0,相位累加器字長變?yōu)?2+1位,頻率控制字的值相當于2K+1,而截尾誤差為2,即頻率控制字(奇數(shù))和截尾誤差(2的整數(shù)次冪)
