JTAG測試技術(shù)
2004年11月
JTAG Technology
JTAG(聯(lián)合測試行動組)標準在80代是通用的。JTAG技術(shù)實際上稱之為IEEE1149.1或邊界掃描,由于電子行業(yè)幾乎每個人都熟悉“JTAG”這個名稱,所以“JTAG”用來表示IEEE1149.1技術(shù)。
電路內(nèi)測試器
測試復(fù)雜板的老方法是用電路內(nèi)測試器(ICT)。這種測試方法的測試頭是用“釘床”(見圖1),焊節(jié)點和遮蓋的焊球使得這種測試頭變得不現(xiàn)實。而且ICT方法成本高、開發(fā)時間長、需要專門硬件。現(xiàn)在,高密度板,多層印刷電路板(PCB)帶焊節(jié)點和帶遮蓋焊球的BGA封裝,使得測試非常困難。
JTAG測試技術(shù)
JTAG技術(shù)意指每個器件引腳的測試點都建在芯片內(nèi)并把這些測試點連接到5-Wire串行總線上�？梢栽诤唵蔚腜C機上進行測試開發(fā)和執(zhí)行測試(見圖2)。這種測試技術(shù)特點是：
5-Wire串行總線是：
TDI-測試時鐘;
TMS-測試模式信號;
/TRST-測試復(fù)位信號;
TDO-測試串行數(shù)據(jù)輸出。
此總線提供到芯片中JTAG電路的存取功能。在IC上增加JTAG(圖3)允許插入到引腳和內(nèi)部節(jié)點。圖中BSC是邊界掃描單元寄存器,TAP是測試接入口。
JTAG通過“掃描鏈”(Scan Chain)連接到PC板(圖4)。串行數(shù)據(jù)輸入/輸出做成通過所有芯片的大環(huán)路。所有芯片區(qū)共享時鐘、模式和復(fù)位信號。TCLK、TMS和TRST引腳并聯(lián)連接。
所有芯片由來自PC的TMS信號、TCLK信號(通常用時鐘緩沖器驅(qū)動多負載)和TRST信號驅(qū)動。
TDI和TDO信號菊鏈在一起：
PC→芯片1 TDI
芯片1 TDO→芯片2 TDI
芯片2 TDO→芯片3 TDI
芯片3 TDO→芯片4 TDI
......
芯片N-1 TDO →芯片n TDI
芯片N TDO→PC
互連故障測試
JTAG的1個主要應(yīng)用是檢查板互連完整性。JTAGL邊界掃描單元(BSC)可以檢測開路和短路(見圖5)。從1個芯片的BSC發(fā)送數(shù)據(jù),并由另1個芯片的BSC接收。邊界掃描單元允許被驅(qū)動引腳以專門數(shù)值(1或0)或數(shù)據(jù)送到捕獲引腳。經(jīng)過JTAG 5-Wire 串行總線的數(shù)據(jù)驅(qū)動芯片,來自1個芯片的1和0可以被連接這些信號的任何芯片驅(qū)動、輸出和捕獲。用這種方式可以執(zhí)行所有芯片間的“連接性測試”,以便發(fā)現(xiàn)故障(如不好的焊結(jié),短路等)。
JTAG互連完整性測試是在低速單端TTL信號傳輸年**發(fā)的。而LVDS(低壓差分信號傳輸)用很低擺幅在兩線和并行終端傳輸信號,這比TTL信號傳輸快很多倍。這使得測試LVDS互連變得更復(fù)雜和困難(圖6)。這需要1個新的JTAG兼容的方法來測試高速互連。
高速內(nèi)裝自測試
為了在BUS LVDS上實現(xiàn)測試高速互連,NS公司給出高速內(nèi)裝自測試(BIST)解決方案。在系統(tǒng)時鐘速度(即高速),串行器/發(fā)送器發(fā)送固定隨機比特序列(PRBS),見圖7。PRBS是內(nèi)裝在串行器中的偽隨機比特序列圖形。此圖形是硬連線到芯片中,是固定圖形。通過串行JTAG總線,當(dāng)串行器和解串器接到“RUNBIST”指令時,串行器將以額定的系統(tǒng)時鐘速度發(fā)送固定的PRBS圖形到解串器。此時鐘不是JTAG總線的TCLK,
