CADENCE將MATSUSHITA的驗(yàn)證運(yùn)行時(shí)間縮短到分鐘
更快的驗(yàn)證、更好的設(shè)計(jì)質(zhì)量
“在過(guò)去10年,設(shè)計(jì)團(tuán)隊(duì)不斷報(bào)告說(shuō)功能驗(yàn)證是他們最大的設(shè)計(jì)難題 – 通常會(huì)消耗掉他們超過(guò)一半的時(shí)間、精力和資源,”Cadence驗(yàn)證加速部高級(jí)副總裁兼總經(jīng)理Christopher Tice指出：“除了利用嵌入式軟件驗(yàn)證大量設(shè)計(jì)的挑戰(zhàn)之外,Matsushita也面臨著同樣的難題。解決這些問(wèn)題需要極高的驗(yàn)證速度和效率。Cadence Incisive驗(yàn)證平臺(tái)以其統(tǒng)一的方法和單核心結(jié)構(gòu)成為實(shí)現(xiàn)按需加速和從軟件仿真到加速與硬件仿真平滑升級(jí)的唯一平臺(tái)�！�
Incisive平臺(tái)內(nèi)的Palladium加速與仿真
Palladium在Incisive驗(yàn)證平臺(tái)內(nèi)提供按需加速功能。Incisive是第一款用于納米級(jí)設(shè)計(jì)的單核心驗(yàn)證平臺(tái),它支持適用于嵌入式軟件、控制、數(shù)據(jù)通道以及模擬/混合信號(hào)/射頻設(shè)計(jì)方面的統(tǒng)一驗(yàn)證方法。其統(tǒng)一的方法有助于降低測(cè)試機(jī)開(kāi)發(fā)時(shí)間、驗(yàn)證運(yùn)行時(shí)間和調(diào)試時(shí)間,同時(shí)可以把整體驗(yàn)證縮短50％。這種平臺(tái)可內(nèi)在支持Verilog®、VHDL、SystemC、SystemC驗(yàn)證庫(kù)、屬性規(guī)范語(yǔ)言PSL/Sugar、算法開(kāi)發(fā)和模擬/混合信號(hào)。它包含高性能功能的獨(dú)特組合：廣泛的事務(wù)級(jí)環(huán)境、快速、統(tǒng)一的測(cè)試生成、以及按需加速。
Palladium可在Incisive平臺(tái)內(nèi)部使用,或用作獨(dú)立加速器/硬件仿真器,以其強(qiáng)大的并行結(jié)構(gòu)提供無(wú)與倫比的速度和性能。用戶(hù)可以共享系統(tǒng)的整體容量,從而同時(shí)、獨(dú)立加速設(shè)計(jì)各部分,某些情況下,可以達(dá)到超過(guò)100倍的仿真性能。Palladium的電路內(nèi)仿真模式通過(guò)集成外設(shè)、嵌入式處理器、多個(gè)ASIC、嵌入式軟件和真實(shí)數(shù)據(jù)可以支持全面的系統(tǒng)驗(yàn)證。在硬件仿真模式下或者在利用嵌入式測(cè)試機(jī)進(jìn)行回歸測(cè)試時(shí),Palladium可提供10000倍的仿真性能。這種性能水平可以實(shí)現(xiàn)SoC驗(yàn)證的終極目標(biāo) – 全面的應(yīng)用層軟件測(cè)試。
