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D觸發(fā)器,D觸發(fā)器的分類,D觸發(fā)器參數(shù)指標(biāo)等
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D觸發(fā)器,D觸發(fā)器的分類,D觸發(fā)器參數(shù)指標(biāo)等  2011/10/3

目錄

  • D觸發(fā)器的脈沖特性
  • D觸發(fā)器的工作原理
  • D觸發(fā)器常用芯片型號
  • D觸發(fā)器的VHDL語言設(shè)計
  • 用D觸發(fā)器構(gòu)成JK觸發(fā)器

D觸發(fā)器的脈沖特性


  •   1.建立時間:

      由維持阻塞觸發(fā)器的電路可見,由于CP信號是加到門G3和G4上的,因而在CP上升沿到達(dá)之前門G5和G6輸出端的狀態(tài)必須穩(wěn)定地建立起來。輸入信號到達(dá)D端以后,要經(jīng)過一級門電路的傳輸延遲時間G5的輸出狀態(tài)才能建立起來,而G6的輸出狀態(tài)需要經(jīng)過兩級門電路的傳輸延遲時間才能建立,因此D端的輸入信號必須先于CP的上升沿到達(dá),而且建立時間應(yīng)滿足: tset≥2tpd。

      2.保持時間:

      為實現(xiàn)邊沿觸發(fā),應(yīng)保證CP=1期間門G5的輸出狀態(tài)不變,不受D端狀態(tài)變化的影響。為此,在D=0的情況下,當(dāng)CP上升沿到達(dá)以后還要等門G3輸出的低電平返回到門G5的輸入端以后,D端的低電平才允許改變。因此輸入低電平信號的保持時間為tHL≥tpd。在 D=1的情況下,由于CP上升沿到達(dá)后G4的輸出將G3封鎖,所以不要求輸入信號繼續(xù)保持不變,故輸入高電平信號的保持時間tHH=0。

      3.傳輸延遲時間:

      從CP上升沿到達(dá)時開始計算,輸出由高電平變?yōu)榈碗娖降膫鬏斞舆t時間tPHL和由低電平變?yōu)楦唠娖降膫鬏斞舆t時間tPLH分別是:tPHL=3tpd tPLH=2tpd

      4.最高時鐘頻率:

      為保證由門G1~G4組成的同步RS觸發(fā)器能可靠地翻轉(zhuǎn),CP高電平的持續(xù)時間應(yīng)大于 tPHL,所以時鐘信號高電平的寬度tWH應(yīng)大于tPHL。而為了在下一個CP上升沿到達(dá)之前確保門G5和G6新的輸出電平得以穩(wěn)定地建立,CP低電平的持續(xù)時間不應(yīng)小于門G4的傳輸延遲時間和tset之和,即時鐘信號低電平的寬度tWL≥tset+tpd

      最后說明一點(diǎn),在實際集成觸發(fā)器中,每個門傳輸時間是不同的,并且作了不同形式的簡化,因此上面討論的結(jié)果只是一些定性的物理概念。其真實參數(shù)由實驗測定。在考慮建立保持時間時,應(yīng)該考慮時鐘樹向后偏斜的情況,在考慮建立時間時應(yīng)該考慮時鐘樹向前偏斜的情況。在進(jìn)行后仿真時,最大延遲用來檢查建立時間,最小延時用來檢查保持時間。

D觸發(fā)器的工作原理

  •   
      SD 和RD 接至基本RS 觸發(fā)器的輸入端,它們分別是預(yù)置和清零端,低電平有效。當(dāng)SD=0且RD=1時,不論輸入端D為何種狀態(tài),都會使Q=1,Q非=0,即觸發(fā)器置1;當(dāng)SD=1且RD=0時,觸發(fā)器的狀態(tài)為0,SD和RD通常又稱為直接置1和置0端。我們設(shè)它們均已加入了高電平,不影響電路的工作。

      工作過程如下:

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