SoC芯片,SoC芯片的分類,SoC芯片參數(shù)指標(biāo)等
傳統(tǒng)設(shè)計流程可分為邏輯設(shè)計與物理實現(xiàn)兩個相互獨立階段，包含以下幾個步驟：系統(tǒng)規(guī)劃、功能設(shè)計、邏輯設(shè)計、電路設(shè)計、設(shè)計驗證、生產(chǎn)制作、測試調(diào)試，芯片的設(shè)計考慮較簡單。設(shè)計人員要做的只是前端設(shè)計，如系統(tǒng)結(jié)構(gòu)設(shè)計，進行前端模擬仿真并且向硅片供應(yīng)商(SIC)提供網(wǎng)表。硅片供應(yīng)商則負責(zé)后端設(shè)計，包括芯片的物理設(shè)計、封裝、測試和成品率管理。
然而隨著系統(tǒng)集成度的不斷提高以及終端用戶需求的多樣化，系統(tǒng)功能愈來愈復(fù)雜，如何確定系統(tǒng)結(jié)構(gòu)并完成軟硬件的劃分，傳統(tǒng)的系統(tǒng)設(shè)計方法已經(jīng)不能很好的滿足設(shè)計的需求。為了提高芯片的設(shè)計效率，縮短設(shè)計周期，系統(tǒng)設(shè)計需要新的設(shè)計理論體系和設(shè)計方法，以克服傳統(tǒng)設(shè)計方法中前端設(shè)計和后端設(shè)計相互分離的弊病。這一新的設(shè)計理論和設(shè)計方法是以軟硬件協(xié)同設(shè)計理論、IP核生成及復(fù)用技術(shù)和超深亞微米技術(shù)等為支撐的。
SOC 開發(fā)中最具挑戰(zhàn)性的是設(shè)計驗證。開發(fā)一個或一套帶有相應(yīng)測試向量的測試臺是很費時的。按要求對結(jié)果進行的仿真和分析不僅需要相當(dāng)數(shù)量的計算資源，而且要對該設(shè)計行為有相當(dāng)深入的了解。統(tǒng)計3資料顯示，驗證是產(chǎn)品開發(fā)中最耗時的一個方面，它需要的資源最多。提供 IP核的廠商和系統(tǒng)設(shè)計者都面臨著嚴(yán)重的驗證問題。廠商不僅要通過徹底檢查內(nèi)核的工作性能與物理特性以確保產(chǎn)品質(zhì)量，而且還要預(yù)先考慮到系統(tǒng)級的功能。設(shè)計師必須開發(fā)功能級的測試方法，對器件的正確使用和錯誤使用兩方面都進行仿真。開發(fā)仿真錯誤使用的有效測試方法更難，因為要預(yù)測誤解和偶然錯誤需要仔細研究技術(shù)規(guī)范。
