Cadence設(shè)計(jì)系統(tǒng)公司與中芯國(guó)際集成電路制造有限公司宣布,兩家公司已經(jīng)聯(lián)合開(kāi)發(fā)出低功耗數(shù)字設(shè)計(jì)參考流程,支持SMIC先進(jìn)的90納米工藝技術(shù)。該設(shè)計(jì)參考流程包含對(duì)Cadence®Encounter®時(shí)序系統(tǒng)的支持,以滿足設(shè)計(jì)師為計(jì)算機(jī)、消費(fèi)電子、網(wǎng)絡(luò)及無(wú)線產(chǎn)品市場(chǎng)開(kāi)發(fā)集成電路越來(lái)越高的需求。該設(shè)計(jì)參考流程結(jié)合了CadenceEncounter數(shù)字IC設(shè)計(jì)平臺(tái)和Cadence可制造性設(shè)計(jì)(DFM）技術(shù),攻克了低功耗、復(fù)雜的層次設(shè)計(jì)、時(shí)序及信號(hào)集成（SI）
Cadence 設(shè)計(jì)系統(tǒng)公司與中芯國(guó)際集成電路制造有限公司宣布,兩家公司已經(jīng)聯(lián)合開(kāi)發(fā)出低功耗數(shù)字設(shè)計(jì)參考流程,支持SM
IC先進(jìn)的90納米工藝技術(shù)。該設(shè)計(jì)參考流程包含對(duì)Cadence&
reg; Encounter®時(shí)序系統(tǒng)的支持,以滿足設(shè)計(jì)師為計(jì)算機(jī)、消費(fèi)
電子、網(wǎng)絡(luò)及無(wú)線產(chǎn)品市場(chǎng)開(kāi)發(fā)集成電路越來(lái)越高的需求。
該設(shè)計(jì)參考流程結(jié)合了Cadence Encounter數(shù)字IC設(shè)計(jì)平臺(tái)和Cadence可制造性設(shè)計(jì)(DFM）技術(shù),攻克了低功耗、復(fù)雜的層次設(shè)計(jì)、時(shí)序及信號(hào)集成（
SI）簽收等納米設(shè)計(jì)的挑戰(zhàn)。該設(shè)計(jì)參考流程使用SMIC的90納米工藝技術(shù)進(jìn)行開(kāi)發(fā),通過(guò)了樣品設(shè)計(jì)驗(yàn)證。Cadence作為最早與SMIC合作的電子設(shè)計(jì)自動(dòng)化公司之一,與SMIC一起推出了90納米Encounter低功耗系統(tǒng)級(jí)芯片設(shè)計(jì)參考流程。Cadence的新技術(shù)如Encounter時(shí)序系統(tǒng)已結(jié)合到該流程中,用于靜態(tài)時(shí)序分析（
STA）簽收。
這套“SMIC-Cadence設(shè)計(jì)參考流程”是一套完整的Encounter低功耗系統(tǒng)級(jí)芯片設(shè)計(jì)參考流程,其重點(diǎn)在于90納米系統(tǒng)級(jí)芯片（
SoC）的高效能源利用。它對(duì)功耗問(wèn)題的優(yōu)化貫穿了所有必要的設(shè)計(jì)步驟,包括邏輯綜合、模擬、測(cè)試設(shè)計(jì)、等價(jià)性檢驗(yàn)、芯片虛擬原型、物理實(shí)現(xiàn)和完成簽收分析。Encounter低功耗流程是業(yè)界首個(gè)為現(xiàn)代系統(tǒng)級(jí)芯片節(jié)能需求而設(shè)計(jì)的完整的低功耗解決方案之一。設(shè)計(jì)、實(shí)現(xiàn)和驗(yàn)證技術(shù)完整結(jié)合,讓設(shè)計(jì)師的工作效率大大提升。該設(shè)計(jì)參考流程采用了Cadence Encounter以連線為首要考量的連續(xù)收斂方法,讓設(shè)計(jì)師可以迅速得到可行的網(wǎng)表和虛擬原型,在設(shè)計(jì)周期的初期就可以分析及優(yōu)化功耗、時(shí)序、SI和布線。
此外,該流程為設(shè)計(jì)師提供了一個(gè)全面的平臺(tái),強(qiáng)調(diào)快速、精確與自動(dòng)時(shí)序、功耗與SI收斂,提高了Encounter的低功耗性能。它解決了層次
模塊分割、物理時(shí)序優(yōu)化、3-D RC提取、電壓降、泄漏和動(dòng)態(tài)功耗優(yōu)化、信號(hào)干擾故障和延遲分析等問(wèn)題。該流程讓設(shè)計(jì)師可以用系統(tǒng)性的、可預(yù)測(cè)的方式進(jìn)行設(shè)計(jì)和優(yōu)化,得到最高質(zhì)量的芯片。
SMIC-Cadence低功耗數(shù)字設(shè)計(jì)參考流程是創(chuàng)造次130納米的節(jié)能系統(tǒng)級(jí)芯片的起點(diǎn)。該流程融合了Cadence的
多種獨(dú)創(chuàng)技術(shù),包括優(yōu)化功耗的設(shè)計(jì)流程、Encounter時(shí)序系統(tǒng)、Encounter
RTL編譯器全局優(yōu)化、Encounter低功耗系統(tǒng)級(jí)芯片參考設(shè)計(jì)流程、Cadence提取技術(shù)、搭配PowerMeter功能的VoltageStorm® 功耗分析以及CeltIC® 納米延時(shí)計(jì)算器（
NDC）,使用高度精確的有效
電流源延時(shí)模型（ECSM）,降低了低功耗消費(fèi)應(yīng)用電子產(chǎn)品的擴(kuò)產(chǎn)時(shí)間。
