通過(guò)DFM實(shí)現(xiàn)設(shè)計(jì)技術(shù)與工藝節(jié)點(diǎn)的“對(duì)等演進(jìn)”
隨著半導(dǎo)體行業(yè)向45nm及更精微節(jié)點(diǎn)邁進(jìn),制造技術(shù)面臨著來(lái)自間距、遷移率、變異、漏電流和可靠性等多方面越來(lái)越大的挑戰(zhàn)。為使半導(dǎo)體線路圖能繼續(xù)以具成本效益的方式前行,設(shè)計(jì)技術(shù)為提供“對(duì)等演進(jìn)(equivalent scaling)”正承受巨大壓力。
設(shè)計(jì)技術(shù)確實(shí)也在提供“對(duì)等演進(jìn)”。傳統(tǒng)上,“經(jīng)典”的演進(jìn)/微縮指的是隨著每次工藝節(jié)點(diǎn)的進(jìn)步,物理尺寸都相應(yīng)縮小,但并沒(méi)對(duì)所用的基礎(chǔ)材料作任何改變�？匆豢窗雽�(dǎo)體國(guó)際技術(shù)路線圖(ITRS)就可發(fā)現(xiàn),這種類(lèi)型的縮放在180nm“碰了壁”—對(duì)所要求的技術(shù)沒(méi)有現(xiàn)成的解決方案。
當(dāng)傳統(tǒng)微縮無(wú)能為力時(shí),摩爾定律揭示的性能、密度和成本的運(yùn)行軌跡借助對(duì)等演進(jìn)繼續(xù)著,也就是在不要求工藝技術(shù)作任何創(chuàng)新的前提下,主要通過(guò)降低功耗或加大密度的新設(shè)計(jì)技術(shù)來(lái)進(jìn)行。通過(guò)利用對(duì)等演進(jìn),設(shè)計(jì)技術(shù)可“分擔(dān)”翻越半導(dǎo)體線路圖這堵墻的負(fù)擔(dān)。的確,設(shè)計(jì)技術(shù)有望從目前的硅工藝技術(shù)中“榨取”前所未有的巨大價(jià)值。
那剩下的還有哪些問(wèn)題呢？保守地說(shuō),其中有一半涉及到工藝節(jié)點(diǎn)的功耗問(wèn)題,另有1/3個(gè)屬于節(jié)點(diǎn)對(duì)應(yīng)的面積問(wèn)題,以及一些節(jié)點(diǎn)的性能價(jià)值問(wèn)題。毫無(wú)疑問(wèn),這是重新進(jìn)行研發(fā)和投資工具能得到高回報(bào)的所在。
工藝數(shù)據(jù)不是靈丹妙藥。在180nm及更先進(jìn)工藝,制造要求相當(dāng)直白,并包含在諸如每層的寬度和間距等設(shè)計(jì)規(guī)則中。只要遵守這些規(guī)則,設(shè)計(jì)師就可以對(duì)這些芯片實(shí)現(xiàn)預(yù)期性能方面放心。但隨著每一新工藝節(jié)點(diǎn)的誕生,設(shè)計(jì)規(guī)則已變得愈加紛繁復(fù)雜,甚至互相沖突。
目前,設(shè)計(jì)師面臨著令人束手無(wú)策的摩爾定律斷言：在越來(lái)越厚的設(shè)計(jì)規(guī)則手冊(cè)中(通常不加任何說(shuō)明的)一套完全“語(yǔ)境依賴(context-dependent)”的推薦規(guī)則的大爆炸。無(wú)晶圓半導(dǎo)體公司一直呼吁有詳盡的工藝信息以幫助分析和補(bǔ)償工藝復(fù)雜性和變異性。
但代工廠一直不愿意公開(kāi)這一高度敏感和機(jī)密的信息, 既有出于競(jìng)爭(zhēng)的考慮,還因?yàn)檫@種數(shù)據(jù)可能改變代工廠-無(wú)晶圓半導(dǎo)體公司合約的本質(zhì)。想一想若代工廠必須簽約遵守能對(duì)設(shè)計(jì)進(jìn)行優(yōu)化的準(zhǔn)確工藝統(tǒng)計(jì),將會(huì)是怎樣一種情形！更壞的情況,尖端(bleeding-edge)工藝模型在設(shè)計(jì)完成前,可能就已陳舊;另外,面向早期模型的設(shè)計(jì)優(yōu)化可能在成熟工藝中實(shí)際上有害。
不同的關(guān)注點(diǎn)
近期,代工廠作出了妥協(xié),以加密的形式提供某些工藝模型數(shù)據(jù)。但此舉帶來(lái)新的兩難境地：設(shè)計(jì)師現(xiàn)能接觸工藝信息,但他們用這些信息做什么？由對(duì)隨機(jī)摻雜波動(dòng)引發(fā)的調(diào)制電壓(Vt)變異做出的統(tǒng)計(jì)或化學(xué)機(jī)械研磨模型又該如何影響設(shè)計(jì)師執(zhí)行綜合、布局和布線的方式？現(xiàn)實(shí)地上,不會(huì)這樣。另外,不必定成為工藝專(zhuān)家的設(shè)計(jì)師有足夠的事令他們憂心忡忡。
我們不能期望芯片設(shè)計(jì)師和工藝工程師能轉(zhuǎn)眼就成為這兩個(gè)領(lǐng)域的通才——另外,是否值得這樣做尚不一定。存在于設(shè)計(jì)和制造間的不同關(guān)注是一種事實(shí),即使在集成器件制造商中也是如此,且它還是代工廠-無(wú)晶圓公司模式得以維持的關(guān)鍵。
可制造性設(shè)計(jì)
隨著我們邁向65nm,參數(shù)故障—也即芯片沒(méi)能滿足功耗和時(shí)序要求——成為制約良率的主要因素。參數(shù)良率損耗在45nm及更精微節(jié)點(diǎn)繼續(xù)變得益發(fā)重要。在這種背景下,可制造性設(shè)計(jì)(DFM)有許多機(jī)會(huì)來(lái)銜接設(shè)計(jì)和工藝,并提供高價(jià)值的對(duì)等演進(jìn)。
借助以前的“幾何DFM”或“以形狀為中心DFM”工具在制造性和良率方面取得的成功經(jīng)驗(yàn)已被焙煉為經(jīng)典的良率改進(jìn)(yield ramp)方法論�，F(xiàn)在,“電子DFM”方案以其兩位數(shù)的參數(shù)良率增益提供前所未有的最大潛能。
優(yōu)化方案
如圖1所示,電子DFM是關(guān)于優(yōu)化設(shè)計(jì)師和產(chǎn)品工程師所關(guān)注目標(biāo)的：泄漏功耗、動(dòng)態(tài)功耗、時(shí)序和時(shí)序變異、工藝窗口、甚至可靠性。這種優(yōu)化的驅(qū)動(dòng)器由包含整個(gè)制造過(guò)程中物理和電子所有關(guān)聯(lián)信息的分析引擎組成。最后,“啟動(dòng)按鈕”或?qū)崿F(xiàn)優(yōu)化目標(biāo)的自由度包括對(duì)布局、走線和過(guò)孔、甚至每個(gè)晶體管尺度所做的改變。
