DDR SDRAM,DDR SDRAM的簡(jiǎn)介，與SDRAM的區(qū)別，時(shí)序介紹，說(shuō)明，結(jié)構(gòu)等
DDR SDRAM與SDRAM的不同主要體現(xiàn)在以下幾個(gè)方面：
(1) 初始化。SDRAM在開(kāi)始使用前要進(jìn)行初始化，這項(xiàng)工作主要是對(duì)模式寄存器進(jìn)行設(shè)置，即MRS。DDR SDRAM與SDRAM一樣，在開(kāi)機(jī)時(shí)也要進(jìn)行MRS，不過(guò)由于操作功能的增多，DDR SDRAM在MRS之前還增加了一個(gè)擴(kuò)展模式寄存器設(shè)置(EMRS)過(guò)程。這個(gè)擴(kuò)展模式寄存器對(duì)DLL的有效與禁止、輸出驅(qū)動(dòng)強(qiáng)度等功能實(shí)施控制。
(2) 時(shí)鐘。前面介紹SDRAM時(shí)已經(jīng)看到，SDRAM的讀/寫(xiě)采用單一時(shí)鐘。在DDR SDRAM工作中要用差分時(shí)鐘，也就是兩個(gè)時(shí)鐘，一個(gè)是CLK，另一個(gè)是與之反相的CK#。
CK#并不能被理解為第二個(gè)觸發(fā)時(shí)鐘(可以在講述DDR原理時(shí)簡(jiǎn)單地這么比喻)，它能起到觸發(fā)時(shí)鐘校準(zhǔn)的作用。由于數(shù)據(jù)是在CLK的上下沿觸發(fā)的，造成傳輸周期縮短了一半，因此必須要保證傳輸周期的穩(wěn)定以確保數(shù)據(jù)的正確傳輸，這就要求對(duì)CLK的上下沿間距要有精確的控制。但因?yàn)闇囟�、電阻性能的改變等原因，CLK上下沿間距可能發(fā)生變化，此時(shí)與其反相的CK#就起到糾正的作用(CLK上升快下降慢，CK#則是上升慢下降快)。而由于上下沿觸發(fā)的原因，也使CL＝1.5或2.5成為可能，并容易實(shí)現(xiàn)。
(3) 數(shù)據(jù)選取(DQS)脈沖。DQS是DDR SDRAM中的重要信號(hào)，其功能主要用來(lái)在一個(gè)時(shí)鐘周期內(nèi)準(zhǔn)確地區(qū)分出每個(gè)傳輸周期，并使數(shù)據(jù)得以準(zhǔn)確接收。每一塊DDR SDRAM芯片都有一個(gè)雙向的DQS信號(hào)線。在寫(xiě)入時(shí)，它用來(lái)傳送由北橋發(fā)來(lái)的DQS信號(hào)；在讀取時(shí)，則由芯片生成DQS向北橋發(fā)送�？梢哉f(shuō)，DQS就是數(shù)據(jù)的同步信號(hào)。
(4) 寫(xiě)入延時(shí)。在寫(xiě)入時(shí)，與SDRAM的0延時(shí)不一樣，DDRSDRAM的寫(xiě)入延遲已經(jīng)不是0了。在發(fā)出寫(xiě)入命令后，DQS與寫(xiě)入數(shù)據(jù)要等一段時(shí)間才會(huì)送達(dá)。這個(gè)周期被稱(chēng)為DQS相對(duì)于寫(xiě)入命令的延遲時(shí)間。
為什么會(huì)有這樣的延遲呢？原因也在于同步，畢竟在一個(gè)時(shí)鐘周期內(nèi)進(jìn)行兩次傳送需要很高的控制精度，它必須要等接收方做好充分的準(zhǔn)備才行。tDQSS是DDR內(nèi)存寫(xiě)入操作的一個(gè)重要參數(shù)，太短的話恐怕接收有誤，太長(zhǎng)則會(huì)造成總線空閑。tDQSS最短不能小于0.75個(gè)時(shí)鐘周期，最長(zhǎng)不能超過(guò)1.25個(gè)時(shí)鐘周期。
