FPGA到高速DRAM的接口設(shè)計(jì)
FPGA做為系統(tǒng)的核心元件正在更多的用于網(wǎng)絡(luò)、通信、存儲(chǔ)和高性能計(jì)算應(yīng)用中,在這些應(yīng)用中都需要復(fù)雜的數(shù)據(jù)處理。
所以,現(xiàn)在FPGA支持高速、外部存儲(chǔ)器接口是必須遵循的�，F(xiàn)在的FPGA具有直接接口各種高速存儲(chǔ)器件的專門特性。本文集中描述高速DRAM到FPGA的接口設(shè)計(jì)。
設(shè)計(jì)高速外部存儲(chǔ)器接口不是一件簡(jiǎn)單的任務(wù)。例如,同步DRAM已發(fā)展成高性能、高密度存儲(chǔ)器并正在用于主機(jī)中。最新的DRAM存儲(chǔ)器—DDR SDRAM,DDR2和RLDRAM II支持頻率范圍達(dá)到133MHz（260Mbits/s）_400MHz（800Mbits/s）。
因此,設(shè)計(jì)人員往往會(huì)遇到下列問題：DQ—DQS相位管理、嚴(yán)格的定時(shí)限制、信號(hào)完整性問題和同步開關(guān)轉(zhuǎn)換輸出（SSO）噪聲。另外一些板設(shè)計(jì)問題會(huì)延長(zhǎng)設(shè)計(jì)周期或強(qiáng)迫接受降低性能。
DQ—DQS相位關(guān)系管理
DDR SDRAM靠數(shù)據(jù)選通信號(hào)（DQS）達(dá)到高速工作。DQS是用于DQ線上選通數(shù)據(jù)的非連續(xù)運(yùn)行來保證它們彼此跟蹤溫度和電壓變化。DDR SDRAM 用片上鎖延遲環(huán)（DLL）輸出相對(duì)于相應(yīng)DQ的DQS。
DQ和DQS信號(hào)間的相位關(guān)系對(duì)于DDR SDRAM和DDR2接口是重要的。當(dāng)寫DRAM時(shí),FPGA中的存儲(chǔ)器控制器必須產(chǎn)生一個(gè)DQS信號(hào),此信號(hào)是中心對(duì)準(zhǔn)在DQ數(shù)據(jù)信號(hào)中。在讀存儲(chǔ)器時(shí),進(jìn)入FPGA的DQS是相對(duì)于DQ信號(hào)的沿對(duì)準(zhǔn)（圖1）。
在接收DQS信號(hào)時(shí),存儲(chǔ)器控制器必須相移DQS信號(hào)使其與DQ信號(hào)對(duì)準(zhǔn)。電路板引起的DQS和DQ之間的偏移,控制器中合成數(shù)據(jù)有效視窗和控制器輸入寄存器中取樣視窗要求決定必須延遲的DQS時(shí)間量。
這是DRAM控制器設(shè)計(jì)中最需要解決的問題之一。存儲(chǔ)器接口設(shè)計(jì)人員可采用下列技術(shù)對(duì)準(zhǔn)DQS到數(shù)據(jù)有效視窗中心：板跡線DQS延遲,片上跡線DQS延遲,片上DLL或鎖相環(huán)（PLL）。
DQS板跡線延遲
這是對(duì)準(zhǔn)DQS和相關(guān)DQ信號(hào)的傳統(tǒng)方法。但此技術(shù)基于如下原因證明在復(fù)雜系統(tǒng)中存在性能障礙并且是無效的：
·以400Mbit/s為例,DQS相對(duì)于DQ額定延遲是1.25ns（假定DQS信號(hào)與DQ信號(hào)中心對(duì)準(zhǔn)所需的相移是90°）。實(shí)現(xiàn)此延遲必須增加大約7_8英寸跡線長(zhǎng)度到DQS線（根據(jù)50Ω特性阻抗的FR4片狀微帶大約160ps/in延遲）。若需要額外的信號(hào)布置,這不僅僅是復(fù)雜的板布置,而且會(huì)導(dǎo)致增加板成本。這對(duì)于與DIMM接口是特別確切的,由于路由每個(gè)DQS信號(hào)所需的另外長(zhǎng)度是困難的。
·所需的延遲和所引起的跡線長(zhǎng)度必須精確地預(yù)先確定。這鎖定接口到專門頻率,使設(shè)計(jì)人員靈活性很少。接口頻率的任何變化將需要重新布置電路板。
·增加跡線長(zhǎng)度也會(huì)導(dǎo)致DQS線上較高的損耗。因此,這會(huì)連累上升和下降時(shí)間,限制了最高可達(dá)到的頻率。
片上遲遲元件
此方法是用串聯(lián)連接的延遲元件實(shí)現(xiàn)預(yù)先確定的延遲。延遲和實(shí)現(xiàn)延遲所需的相應(yīng)延遲元件數(shù)必須根據(jù)工作頻率和每個(gè)頻率合適的元件數(shù)進(jìn)行計(jì)算。設(shè)計(jì)人員可以用不同的設(shè)計(jì)技術(shù),采用粗和細(xì)延遲結(jié)合起來進(jìn)一步精確調(diào)節(jié)到所希望的值。然而,延遲元件對(duì)工藝、電壓、溫度（PVT）參量是固有敏感的,可高達(dá)±40%。這些延遲變量降低了控制器的有效取樣視窗,并不能用頻率標(biāo)定。因此,這種方法的局限性使它僅在較低頻率（133MHz和以下頻率）是有用的。
