高速大容量數(shù)據(jù)采集板卡的SDRAM控制器設(shè)計(jì)
摘 要：本文對(duì)高速、高精度大容量數(shù)據(jù)采集板卡所采用的SDRAM控制器技術(shù)進(jìn)行了討論,詳細(xì)介紹了基于FPGA的SDRAM控制器的設(shè)計(jì)、命令組合以及設(shè)計(jì)仿真時(shí)序,并將該技術(shù)應(yīng)用于基于PCI總線的100MHz單通道 AD9432高速大容量數(shù)據(jù)采集板卡,最后給出了板卡測(cè)試結(jié)果。
關(guān)鍵詞：SDRAM;FPGA;AD9432
引言
高速數(shù)據(jù)采集具有系統(tǒng)數(shù)據(jù)吞吐率高的特點(diǎn),要求系統(tǒng)在短時(shí)間內(nèi)能夠傳輸并存儲(chǔ)采集結(jié)果。因此,采集數(shù)據(jù)的快速存儲(chǔ)能力和容量是制約加快系統(tǒng)速度和容許采集時(shí)間的主要因素之一。通常用于數(shù)據(jù)采集系統(tǒng)的存儲(chǔ)器有先進(jìn)先出存儲(chǔ)器(FIFO)、雙端口RAM以及靜態(tài)RAM等,但是容量小,已經(jīng)不能滿(mǎn)足高速數(shù)據(jù)采集系統(tǒng)的需求。目前市場(chǎng)上的SDRAM和DDR SDRAM具有工作頻率高、容量大、功耗低的特點(diǎn),數(shù)據(jù)線位寬可以達(dá)到64bit,完全適用于高速數(shù)據(jù)采集系統(tǒng)。但是SDRAM控制相對(duì)復(fù)雜,而且需要定時(shí)刷新,是系統(tǒng)設(shè)計(jì)的一個(gè)技術(shù)難點(diǎn)。
本文設(shè)計(jì)的100MHz單通道AD9432高速大容量數(shù)據(jù)采集板卡,選擇大容量SDRAM作為采集數(shù)據(jù)存儲(chǔ)器。其中,自行設(shè)計(jì)的SDRAM控制器,采用了猝發(fā)讀寫(xiě)操作模式,充分發(fā)揮猝發(fā)讀寫(xiě)的高速高效率特性,實(shí)現(xiàn)對(duì)采集數(shù)據(jù)的高速存儲(chǔ)。
SDRAM控制器設(shè)計(jì)與仿真
SDRAM控制器的設(shè)計(jì)
SDRAM控制器的設(shè)計(jì)有多種方案,一種是采用市場(chǎng)上的專(zhuān)用SDRAM接口芯片,這種控制器接口固定,訪問(wèn)容量有限,與A/D采樣電路連接時(shí),需要設(shè)計(jì)一個(gè)接口轉(zhuǎn)換電路,滿(mǎn)足專(zhuān)用芯片的接口時(shí)序;另一種是采用帶有SDRAM接口的DSP,例如TMS320C6000系列,但是容量有限,不易擴(kuò)展,而且這種方式通常要求對(duì)采集數(shù)據(jù)進(jìn)行預(yù)處理;還有一種是基于FPGA的SDRAM控制器,目前FPGA的技術(shù)比較成熟,編程方便,設(shè)計(jì)靈活,便于構(gòu)造大容量的SDRAM存儲(chǔ)器,但是控制器需要根據(jù)系統(tǒng)技術(shù)要求進(jìn)行設(shè)計(jì)。在本文的高速數(shù)據(jù)采集卡設(shè)計(jì)中,采用大容量FPGA設(shè)計(jì)SDRAM控制器。
基于FPGA的SDRAM控制器工作原理
SDRAM控制器是高速數(shù)據(jù)采集卡存儲(chǔ)單元的核心,控制板卡數(shù)據(jù)流。工作原理參見(jiàn)圖1。采集數(shù)據(jù)先送入A/D數(shù)據(jù)緩存器,由SDRAM控制器讀出并寫(xiě)入大容量SDRAM存儲(chǔ)器。當(dāng)A/D轉(zhuǎn)換結(jié)束后,板卡修改狀態(tài)標(biāo)志或者發(fā)出中斷請(qǐng)求,主機(jī)發(fā)出讀取命令,SDRAM控制器切換工作狀態(tài),把數(shù)據(jù)從SDRAM中取出,寫(xiě)入輸出緩存器,由主機(jī)通過(guò)總線接口將結(jié)果讀到系統(tǒng)中。其中,SDRAM控制器負(fù)責(zé)對(duì)SDRAM的定時(shí)刷新。SDRAM控制器根據(jù)設(shè)計(jì),可以對(duì)SDRAM執(zhí)行猝發(fā)讀寫(xiě)、刷新等12種命令,完成對(duì)數(shù)據(jù)的訪問(wèn)。
SDRAM的控制命令組合
SDRAM的控制是根據(jù)時(shí)鐘上升沿時(shí)刻控制信號(hào)的不同組合實(shí)現(xiàn)的�？刂芐DRAM的基本操作包括：初始化、刷新、塊激活、讀寫(xiě)訪問(wèn)、預(yù)充電等。
基于FPGA的SDRAM控制器設(shè)計(jì)
整個(gè)SDRAM電路包括一片F(xiàn)PGA和多片SDRAM。FPGA內(nèi)部集成了SDRAM控制器、ADC接口、總線控制接口和3個(gè)FIFO。其中,2個(gè)FIFO組成乒乓A/D數(shù)據(jù)緩存器,另一個(gè)FIFO作為輸出緩存器,FIFO的深度和SDRAM頁(yè)長(zhǎng)度一致。在板卡設(shè)計(jì)中,根據(jù)需求對(duì)SDRAM控制操作進(jìn)行了簡(jiǎn)化,設(shè)計(jì)了初始化、自動(dòng)刷新、塊激活、猝發(fā)讀寫(xiě)、預(yù)充電等六種操作,具體狀態(tài)機(jī)設(shè)計(jì)如圖2所示。系統(tǒng)上電初始化并發(fā)出復(fù)位信號(hào),SDRAM控制器進(jìn)入初始化狀態(tài),對(duì)SDRAM進(jìn)行刷新和模式設(shè)置,其中猝發(fā)長(zhǎng)度設(shè)為“full page”,然后進(jìn)入空閑狀態(tài),等待命令。當(dāng)主機(jī)啟動(dòng)A/D轉(zhuǎn)換,ADC接口將采集數(shù)據(jù)依次寫(xiě)入A/D數(shù)據(jù)緩存器,當(dāng)其中一個(gè)FIFO滿(mǎn),SDRAM控制器進(jìn)入猝發(fā)寫(xiě)狀態(tài),發(fā)出塊激活和猝發(fā)寫(xiě)命令,將A/D數(shù)據(jù)緩存器中的數(shù)據(jù)讀出并寫(xiě)入SDRAM當(dāng)前頁(yè),一頁(yè)數(shù)據(jù)寫(xiě)操作后,發(fā)出塊預(yù)充電命令,關(guān)閉所有數(shù)據(jù)塊,
