在A/D轉(zhuǎn)換領(lǐng)域,人們希望用最少的線(xiàn)傳送數(shù)字?jǐn)?shù)據(jù)到下游。有時(shí)涉及到的問(wèn)題是ADC串行數(shù)據(jù)輸出能力。然而,解決方案是向ADC本身提出的問(wèn)題。串行輸出ADC往往速度比較低,這是由于傳統(tǒng)串行總線(xiàn)固有限制所致。這樣的總線(xiàn)往往采用單端發(fā)信,這可能成為周?chē)娐返腅MI源。這容易受周?chē)娐饭材Ｔ肼曈绊?導(dǎo)致數(shù)據(jù)傳輸?shù)恼`差。解決問(wèn)題的一種辦法是采用LVDS(低電壓差分信號(hào))數(shù)據(jù)總線(xiàn)。圖1示出帶LVDS輸出的ADC框圖,驅(qū)動(dòng)一個(gè)ASIC或解串器。此處ADC
在A/D轉(zhuǎn)換領(lǐng)域,人們希望用最少的線(xiàn)傳送數(shù)字?jǐn)?shù)據(jù)到下游。有時(shí)涉及到的問(wèn)題是
ADC串行數(shù)據(jù)輸出能力。然而,解決方案是向ADC本身提出的問(wèn)題。串行輸出ADC往往速度比較低,這是由于傳統(tǒng)串行總線(xiàn)固有限制所致。這樣的總線(xiàn)往往采用單端發(fā)信,這可能成為周?chē)娐返?b>EMI源。這容易受周?chē)娐饭材Ｔ肼曈绊?導(dǎo)致
數(shù)據(jù)傳輸的誤差。
解決問(wèn)題的一種辦法是采用LVDS(低電壓差分信號(hào))數(shù)據(jù)總線(xiàn)。圖1示出帶LVDS輸出的ADC框圖,驅(qū)動(dòng)一個(gè)ASIC或解串器。此處ADC以L(fǎng)VDC信號(hào)格式輸出串行數(shù)據(jù)流。在接收端,LVDS就緒ASIC或解串器恢復(fù)N位輸出。
在上電時(shí)序期間,ADC和
接收器處理完2步初始化時(shí)序。初始化與包含在每個(gè)芯片上的
PLL同步有關(guān)。首先,接收器鎖定到振蕩器頻率。ADC PLL鎖定到CLKIN。在此之后,ADC送出稱(chēng)之為‘SYNC’圖形的數(shù)據(jù)時(shí)序。這是任意“1”隨后相同“0”數(shù)的圖形,定時(shí)在輸出數(shù)據(jù)率。接收器中的PLL鎖定到SYNC圖形,并發(fā)送‘LOCK’信號(hào)返回到ADC。此信令A(yù)DC接收器被鎖定,并為輸入數(shù)據(jù)準(zhǔn)備好。輸出數(shù)據(jù)由‘起始位’(總是‘1’)、n位數(shù)據(jù)和‘停止位’(總是‘0’)組成。圖2示出時(shí)序流程圖。
因此,FRAME由n+2位組成。數(shù)據(jù)流頻率為(n+2)x fsample。只要接收器的PLL保持鎖定,接收器就可保持接收數(shù)據(jù)。若鎖定去除,則LOCK線(xiàn)置為低態(tài),而同步圖形再次請(qǐng)求ADC。
ADC輸出驅(qū)動(dòng)器是
電流源,具有驅(qū)動(dòng)
100Ω雙絞線(xiàn)、
PCB跡線(xiàn)或微帶線(xiàn)的能力。圖3示出靠近接收器的兩個(gè)典型終端電路。圖3a示出一個(gè)簡(jiǎn)單的終端電路,
電阻器端接ADC線(xiàn)以降低可能發(fā)生的任何
反射。它也提供產(chǎn)生輸出信號(hào)所需的電流源負(fù)載。圖3b也是一個(gè)簡(jiǎn)單的終端電路,它提供緩沖纜線(xiàn)的共模電阻。除ADC和解串器之間連線(xiàn)數(shù)最少外,差分信號(hào)格式保持磁場(chǎng)緊緊地包圍在傳輸線(xiàn)周?chē)＿@降低了連線(xiàn)的EMI�！� (冰)
