CadenceAllegro新平臺(tái)提供高質(zhì)量，高效率的高速系統(tǒng)互連設(shè)計(jì)
系統(tǒng)互連的定義：
“系統(tǒng)互連”一詞是指信號邏輯的,物理的和電的互連,它與反饋路徑和電源供電系統(tǒng)相關(guān)聯(lián)。信號穿行于不同的IC輸入/輸出緩沖器之間,跨越芯片的緩沖管腳,封裝襯底,連接器和PCB系統(tǒng)互連線的設(shè)計(jì)和分析應(yīng)用常常貫穿于IC, IC封裝和PCB三個(gè)不同制作過程。
虛擬的系統(tǒng)互連聯(lián)合設(shè)計(jì)方法：
Allegro平臺(tái)提供了一個(gè)先進(jìn)的聯(lián)合設(shè)計(jì)方法,它提供了貫穿于全部三個(gè)制造過程的設(shè)計(jì),建模和系統(tǒng)互連分析。該方法運(yùn)用系統(tǒng)互連,包括了詳細(xì)的說明,探查,設(shè)計(jì),實(shí)現(xiàn),驗(yàn)證,制造和糾錯(cuò)。
該設(shè)計(jì)方法的核心是被Cadence定義為虛擬系統(tǒng)互連(VSIC)模式,它描述了整個(gè)互連的過程。VSIC模式被用來捕捉最初的設(shè)計(jì)意圖,充分考慮到整個(gè)設(shè)計(jì)過程中各種不同的互連組件功能的實(shí)現(xiàn)。通過VSIC模式,工程師們能夠在整個(gè)設(shè)計(jì)的前后過程中設(shè)計(jì)和實(shí)現(xiàn)系統(tǒng)互聯(lián)的每一部分。
IC/封裝聯(lián)合設(shè)計(jì)——不再缺失的鏈接：
在系統(tǒng)互連設(shè)計(jì)中至關(guān)重要的鏈接缺失存在于IC和封裝之間。Allegro Package Designer 和 Allegro Package SI 新技術(shù)支持IC緩沖陣列和芯片管腳設(shè)計(jì)以及分析的能力,它考慮到了輸入/輸出緩沖器的位置,封裝技術(shù)規(guī)則和電性能的目標(biāo)。Allegro Package Designer 也支持一個(gè)工程變化的工藝,它確保IC和封裝的界面在兩個(gè)設(shè)計(jì)領(lǐng)域中完全一樣,這就避免了掩膜反復(fù)重新生成的風(fēng)險(xiǎn)。
芯片的封裝,以及他們面向的片上系統(tǒng)和封裝系統(tǒng),要求越來越高的集成度,迫切需要面向貫穿整個(gè)設(shè)計(jì)鏈的系統(tǒng)互連聯(lián)合設(shè)計(jì)和分析。ChipPAC設(shè)計(jì)和分析的副經(jīng)理布雷特·澤漢（Bret Zahn）說：“ChipPAC 領(lǐng)先的封裝技術(shù)和有關(guān)增強(qiáng)的半導(dǎo)體解決方案極大地受益于Cadence Allegro平臺(tái),這是因?yàn)樗С重灤┯贗C, 封裝和 PCB整個(gè)系統(tǒng)互連過程的快速實(shí)現(xiàn),建模和分析,這使得我們的客戶可以節(jié)省時(shí)間和成本。
Allegro平臺(tái)的主要性能：
Allegro平臺(tái)集合了所有現(xiàn)有的Cadence面向IC封裝和PCB設(shè)計(jì)的技術(shù),其中包括Allegro PCB SI一個(gè),集成的為工程師創(chuàng)造復(fù)雜數(shù)字PCB系統(tǒng)和IC封裝設(shè)計(jì)的高速設(shè)計(jì)和分析環(huán)境。該平臺(tái)還包括一個(gè)通用的約束管理系統(tǒng),貫穿于層次化原理圖設(shè)計(jì)輸入,高速的設(shè)計(jì)和分析,以及世界領(lǐng)先的IC封裝和PCB布線系統(tǒng)。
