A｜RTDesigner新添自動(dòng)生成周期精確與位精確的模擬模型的能力
Adelante Technologies(即以前的Frontier Design)6月18日在美國(guó)拉斯維加斯的第38屆DAC會(huì)議與展覽上宣布,它的A｜RT Designer工具軟件最近增加了可從行為C/C++代碼軟件自動(dòng)生成周期精確與位精確的模擬模型的能力。
A｜RT Designer是系統(tǒng)結(jié)構(gòu)探索和綜合工具,設(shè)計(jì)人員利用它可以從C語(yǔ)言表示的算法出發(fā),交互式地得到優(yōu)選的硬件架構(gòu)。它不僅可以生成Verilog或VHDL RTL描述,而且,現(xiàn)在還可以自動(dòng)生成周期精確與位精確的C語(yǔ)言模擬模型,實(shí)現(xiàn)高速的系統(tǒng)級(jí)芯片模擬。
對(duì)于系統(tǒng)級(jí)芯片的設(shè)計(jì),基于周期的模擬是十分必要的。因?yàn)槿绻肦T級(jí)模型進(jìn)行基于事件的模擬,對(duì)于一個(gè)包含幾百萬(wàn)個(gè)晶體管的芯片來(lái)說(shuō),模擬的速度實(shí)在是非常緩慢。另一方面,為了準(zhǔn)確模擬由于固定字長(zhǎng)而產(chǎn)生的量化與溢出的效應(yīng),位精確的模型也是必需的。以第三代手機(jī)的設(shè)計(jì)為例,它必須在現(xiàn)實(shí)生活的各種工作環(huán)境下進(jìn)行檢驗(yàn),包括在以各種速度行駛的汽車上,在稠密的市區(qū),以及在距離基站的不同距離上。這些工作環(huán)境都影響到接收信號(hào)的特征,手機(jī)必須通過(guò)那些相應(yīng)條件下的檢驗(yàn)方可投入生產(chǎn)。在進(jìn)行系統(tǒng)模擬時(shí),必須采用數(shù)以萬(wàn)計(jì)的樣本組數(shù)據(jù)檢驗(yàn)。但是,基于事件的RT級(jí)模擬每分鐘只能處理100組以下的數(shù)據(jù),進(jìn)行一次這樣的測(cè)試模擬就要化去一周的時(shí)間。然而,采用周期精確與位精確的基于周期的模擬,可以把模擬的速度提高30至100倍,用不了兩個(gè)小時(shí)就可以完成一次模擬。
問(wèn)題是如何獲得周期精確與位精確的模型？如果讓設(shè)計(jì)人員從系統(tǒng)的C/C++語(yǔ)言行為設(shè)計(jì)去生成這種模型相當(dāng)于進(jìn)行第二次設(shè)計(jì),非常耗費(fèi)時(shí)間。目前市場(chǎng)上有一些基于周期的模擬軟件,可以從RT級(jí)C/C++代碼、Verilog或VHDL表示生成周期精確的模型,但是編寫RT級(jí)模型代碼時(shí)必須采用特別的編碼規(guī)則。學(xué)習(xí)和掌握這些規(guī)則需要若干周的時(shí)間。不僅如此,它們生成的周期精確的模型沒(méi)有解決量化誤差和溢出誤差可能產(chǎn)生的系統(tǒng)問(wèn)題。
A｜RT Designer可以從用C/C++語(yǔ)言編寫的系統(tǒng)行為模型自動(dòng)地生成周期精確與位精確的C語(yǔ)言模型,以及自動(dòng)生成RT級(jí)Verilog或VHDL模型。因此,A｜RT Designer不僅可以從C/C++代碼生成系統(tǒng)的硬件描述,而且,它的模擬速度也比RT級(jí)的模擬要快30～100倍,其原因一方面是模擬不必涉及很多細(xì)節(jié),可以在更抽象的級(jí)別上進(jìn)行;另一方面是周期精確的模型掌握了操作執(zhí)行的確切順序,可避免許多不必要的操作。
Adelante Technologies公司用C++語(yǔ)言開(kāi)發(fā)了一個(gè)高度并行的3G Turbo編碼器IP核,該IP核能執(zhí)行計(jì)算強(qiáng)度高而且高度精確的LogMAX算法,其信噪比較3GPP標(biāo)準(zhǔn)至少高0.5分貝。A｜RT Designer幫助完成了采用FPGA和ASIC進(jìn)行的設(shè)計(jì)。單芯片F(xiàn)PGA實(shí)現(xiàn)的3GPP turbocoder編碼器只需要2805個(gè)Xilinx Virtex條片以及Virtex XCV400E中的16塊RAM。ASIC版本包含6萬(wàn)2千門,7.3KB RAM,時(shí)鐘頻率150MHz,采用Artisan TSMC 0.18μm庫(kù)。這個(gè)編碼器通過(guò)由A｜RT Designer生成的VHDL和周期精確的C二種模型加以模擬,運(yùn)行47200次模擬所需的時(shí)間采用VHDL模型是2分56秒,而采用周期精確的C模型只需2.11秒,比前者快65倍。
