DSP FPGA 實(shí)時(shí)信號(hào)處理系統(tǒng)
１ 信號(hào)處理系統(tǒng)的類型與常用處理機(jī)結(jié)構(gòu)
根據(jù)信號(hào)處理系統(tǒng)在構(gòu)成、處理能力以及計(jì)算問(wèn)題到硬件結(jié)構(gòu)映射方法的不同,將現(xiàn)代信號(hào)處理系統(tǒng)分為三大類：
·指令集結(jié)構(gòu)（ＩＳＡ）系統(tǒng)。在由各種微處理器、ＤＳＰ處理器或?qū)Ｓ弥噶罴幚砥鞯冉M成的信號(hào)處理系統(tǒng)中,都需要通過(guò)系統(tǒng)中的處理器所提供的指令系統(tǒng)（或微代碼）來(lái)描述各種算法,并在指令部件的控制下完成對(duì)各種可計(jì)算問(wèn)題的求解。
·硬連線結(jié)構(gòu)系統(tǒng)。主要是指由專用集成電路（ＡＳＩＣ）構(gòu)成的系統(tǒng),其基本特征是功能固定、通常用于完成特定的算法,這種系統(tǒng)適合于實(shí)現(xiàn)功能固定和數(shù)據(jù)結(jié)構(gòu)明確的計(jì)算問(wèn)題。不足之處主要在于：設(shè)計(jì)周期長(zhǎng)、成本高,且沒(méi)有可編程性,可擴(kuò)展性差。
·可重構(gòu)系統(tǒng)。基本特征是系統(tǒng)中有一個(gè)或多個(gè)可重構(gòu)器件（如ＦＰＧＡ）,可重構(gòu)處理器之間或可重構(gòu)處理器與ＩＳＡ結(jié)構(gòu)處理器之間通過(guò)互連結(jié)構(gòu)構(gòu)成一個(gè)完整的計(jì)算系統(tǒng)。
從系統(tǒng)信號(hào)處理系統(tǒng)的構(gòu)成方式來(lái)看,常用的處理機(jī)結(jié)構(gòu)有下面幾種：?jiǎn)沃噶盍鲉螖?shù)據(jù)流（ＳＩＳＤ）、單指令流多數(shù)據(jù)流（ＳＩＭＤ）、多指令流多數(shù)據(jù)流（ＭＩＭＤ）。
·ＳＩＳＤ結(jié)構(gòu)通常由一個(gè)處理器和一個(gè)存貯器組成,它通過(guò)執(zhí)行單一的指令流對(duì)單一的數(shù)據(jù)流進(jìn)行操作,指令按順序讀取,數(shù)據(jù)在每一時(shí)刻也只能讀取一個(gè)。弱點(diǎn)是單片處理器處理能力有限,同時(shí),這種結(jié)構(gòu)也沒(méi)有發(fā)揮數(shù)據(jù)處理中的并行性潛力,所以在實(shí)時(shí)系統(tǒng)或高速系統(tǒng)中,很少采用ＳＩＳＤ結(jié)構(gòu)。
· ＳＩＭＤ結(jié)構(gòu)系統(tǒng)由一個(gè)控制器、多個(gè)處理器、多個(gè)存貯模塊和一個(gè)互連網(wǎng)絡(luò)組成。所有“活動(dòng)的”處理器在同一時(shí)刻執(zhí)行同一條指令,但每個(gè)處理器執(zhí)行這條指令時(shí)所用的數(shù)據(jù)是從它本身的存儲(chǔ)模塊中讀取的。對(duì)操作種類多的算法,當(dāng)要求存取全局?jǐn)?shù)據(jù)或?qū)τ诓煌臄?shù)據(jù)要求做不同的處理時(shí),它是無(wú)法獨(dú)立勝任的。另外,ＳＩＭＤ 一般都要求有較多的處理單元和極高的Ｉ／Ｏ吞吐率,如果系統(tǒng)中沒(méi)有足夠多的適合ＳＩＭＤ 處理的任務(wù),采用ＳＩＭＤ 是不合算的。
