同步數(shù)字復(fù)接的設(shè)計(jì)及其FPGA實(shí)現(xiàn)
基群速率數(shù)字信號(hào)的合成設(shè)備和分接設(shè)備是電信網(wǎng)絡(luò)中使用較多的關(guān)鍵設(shè)備，在數(shù)字程控交換機(jī)的用戶(hù)模塊、小靈通基站控制器和集團(tuán)電話(huà)中都需要使用這種同步數(shù)字復(fù)接設(shè)備。近年來(lái)，隨著需要自建內(nèi)部通信系統(tǒng)的公司和企業(yè)不斷增多，同步數(shù)字復(fù)接設(shè)備的使用需求也在增加。FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)器件的高性能簡(jiǎn)化了數(shù)字通信系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)。本文基于FPGA的技術(shù)特點(diǎn)，結(jié)合數(shù)字復(fù)接技術(shù)的基本原理，實(shí)現(xiàn)了基群速率(2048kbps)數(shù)字信號(hào)的數(shù)字分接與復(fù)接。
1 同步數(shù)字復(fù)接的基本原理
在數(shù)字通信網(wǎng)中，為了擴(kuò)大傳輸容量和傳輸效率，常常需要把若干個(gè)低速數(shù)字信號(hào)合并成為一個(gè)高速數(shù)字信號(hào)，然后通過(guò)高速信道傳輸；而在接收端又按照需要分解成低速數(shù)字信號(hào)。數(shù)字復(fù)接技術(shù)就是實(shí)現(xiàn)這種數(shù)字信號(hào)合并(復(fù)接)和分解(分接)的專(zhuān)門(mén)技術(shù)[1]。
1.1 系統(tǒng)劃分
同步數(shù)字復(fù)接終端包括同步數(shù)字復(fù)接器(Synchronous Digital Multiplexer)和同步數(shù)字分接器(Synchronous Digital Demultiplexer)兩部分，如圖1所示。數(shù)字復(fù)接器把兩個(gè)或兩個(gè)以上的支路數(shù)字信號(hào)按時(shí)分復(fù)用方式合并成單一的合路數(shù)字信號(hào)；數(shù)字分接器把單一的合路數(shù)字信號(hào)分解為原來(lái)的各支路數(shù)字信號(hào)。通�？偸前褦�(shù)字復(fù)接器和數(shù)字分接器裝在一起做成一個(gè)設(shè)備，稱(chēng)為復(fù)接分接器(Muldex)，一般簡(jiǎn)稱(chēng)數(shù)字復(fù)接設(shè)備[2]。
同步數(shù)字復(fù)接器由定時(shí)和復(fù)接單元組成；而同步數(shù)字分接器則由同步、定時(shí)和分接單元組成。定時(shí)單元給設(shè)備提供各種定時(shí)信號(hào)，復(fù)接器的主時(shí)鐘可由內(nèi)部產(chǎn)生，也可由外部提供，而分接器主時(shí)鐘則從接收信號(hào)中提取，并通過(guò)同步電路的調(diào)整控制，使得分接器基準(zhǔn)時(shí)序信號(hào)與復(fù)接器基準(zhǔn)時(shí)序信號(hào)保持正確的相位關(guān)系，即收發(fā)同步。同步的建立由同步單元實(shí)現(xiàn)[1]。
1.2 位同步[3]
在數(shù)字通信中，位同步是最基本的同步。位同步的基本含義就是收端和發(fā)端時(shí)鐘信號(hào)必須同頻同相，這樣接收端才能正確接收和判決發(fā)送端送來(lái)的每一個(gè)碼元。為了達(dá)到收發(fā)端時(shí)鐘同頻同相，接收端需要從收到的碼流中提取發(fā)送端的時(shí)鐘信號(hào)來(lái)控制接收端時(shí)鐘，從而做到位同步。實(shí)現(xiàn)位同步的方法分為插入導(dǎo)頻法和直接法兩類(lèi)。而直接法按照提取同步信號(hào)的方式，大致又可分為濾波法和鎖相法。鎖相法的原理是：在接收端用鑒相器比較接收碼元和本地產(chǎn)生的位同步信號(hào)的相位，如果兩者不一致，則用鑒相器輸出誤差信號(hào)去控制本地同步信號(hào)的相位，直至本地的位同步信號(hào)的相位與接收信號(hào)的相位一致為止。
1.3 幀同步
在復(fù)接分接器中，如果只是循環(huán)交織地復(fù)接各支路數(shù)字信號(hào)，那么一旦合并成為一個(gè)合路數(shù)字信號(hào)后就難以正確地實(shí)施分接。為了保證接收端分路系統(tǒng)能和發(fā)送端一致，在保持位同步的基礎(chǔ)上還必須要有一個(gè)幀同步系統(tǒng)，以實(shí)現(xiàn)發(fā)送端與接收端的幀同步[2]。
實(shí)現(xiàn)幀同步的基本方法是在發(fā)送端預(yù)先規(guī)定的時(shí)隙(即幀同步碼時(shí)隙)插入一組特殊碼型的幀同步碼組；在接收端由幀同步檢測(cè)電路檢測(cè)該碼組以保證收發(fā)幀同步[2]。
幀同步檢測(cè)狀態(tài)有失步態(tài)、同步校核態(tài)、同步態(tài)和同步保護(hù)態(tài)四種狀態(tài)。
2 基于FPGA的同步數(shù)字復(fù)接的設(shè)計(jì)與實(shí)現(xiàn)
FPGA/CPLD既繼承了ASIC的大規(guī)模、高集成度、高可靠性的優(yōu)點(diǎn)，又克服了普通ASIC設(shè)計(jì)的設(shè)計(jì)周期長(zhǎng)、投資大、靈活性差的缺點(diǎn)，逐步成為復(fù)雜數(shù)字電路設(shè)計(jì)的理想首選[4]。
ISE是XILINX公司提供的一個(gè)開(kāi)發(fā)FPGA/CPLD的集成環(huán)境，其集成的工具可以完成從設(shè)計(jì)輸入、功能仿真、綜合優(yōu)化、綜合后仿真、布局布線(xiàn)、時(shí)序仿真到配置芯片等整個(gè)FPGA/CPLD開(kāi)發(fā)過(guò)程。
本設(shè)計(jì)采用ISE集成環(huán)境進(jìn)行開(kāi)發(fā)，使用SPARTAN-3系列FPGA器件實(shí)現(xiàn)設(shè)計(jì)。
2.1 按碼字復(fù)接系統(tǒng)的設(shè)計(jì)
數(shù)字信號(hào)復(fù)接主要有兩種方式[1]：一種是“逐位復(fù)接”，另一種是“按碼字復(fù)接”。其中按碼字復(fù)接方式保留了碼字結(jié)構(gòu)，有利于多路合成處理和交換。本設(shè)計(jì)要實(shí)現(xiàn)32路信號(hào)的復(fù)接，信息位采取各支路彼此循環(huán)且每次插入一個(gè)8位信息位到合路數(shù)字信號(hào)中的碼字復(fù)接形式，幀同步碼采用CCITT推薦的10011011。
2.1.1 復(fù)接器和分接器的設(shè)計(jì)
