DDR存儲器電氣特性驗證
前言
幾乎每一個電子設(shè)備，從智能手機(jī)到服務(wù)器，都使用了某種形式的RAM存儲器。盡管閃存NAND繼續(xù)流行(由于各式各樣的消費(fèi)電子產(chǎn)品的流行)，由于SDRAM為相對較低的每比特成本提供了速度和存儲很好的結(jié)合，SDRAM仍然是大多數(shù)計算機(jī)以及基于計算機(jī)產(chǎn)品的主流存儲器技術(shù)。DDR是雙數(shù)據(jù)速率的SDRAM內(nèi)存，已經(jīng)成為今天存儲器技術(shù)的選擇。DDR技術(shù)不斷發(fā)展，不斷提高速度和容量，同時降低成本，減小功率和存儲設(shè)備的物理尺寸。
隨著時鐘速率和數(shù)據(jù)傳輸速率不斷增加和性能的提高，設(shè)計工程師必須保證系統(tǒng)的性能指標(biāo)，或確保系統(tǒng)內(nèi)部存儲器和存儲器控制設(shè)備的互操作性，存儲器子系統(tǒng)的模擬信號完整性已成為設(shè)計工程師越來越多重點(diǎn)考慮的問題。許多性能問題，甚至在協(xié)議層發(fā)現(xiàn)的問題，也可以追溯到信號完整性問題上。因此，存儲器的模擬信號完整性驗證已經(jīng)成為很多電子設(shè)計驗證關(guān)鍵的一步。
JEDEC(電子工程設(shè)計發(fā)展聯(lián)合協(xié)會)已經(jīng)明確規(guī)定存儲設(shè)備詳細(xì)測試要求，需要對抖動、定時和電氣信號質(zhì)量進(jìn)行驗證。測試參數(shù)：如時鐘抖動、建立和保持時間、信號的過沖、信號的下沖、過渡電壓等列入了JEDEC為存儲器技術(shù)制定的測試規(guī)范。但執(zhí)行規(guī)范里的這些測試是一個很大的挑戰(zhàn)，因為進(jìn)行這些測試很可能是一個復(fù)雜而又耗時的任務(wù)。擁有正確的工具和技術(shù)，可以減少測試時間，并確保最準(zhǔn)確的測試結(jié)果。在本應(yīng)用文章中，我們將討論針對存儲器測試的解決方案，這個方案能夠幫助工程師戰(zhàn)勝挑戰(zhàn)和簡化驗證過程。
信號的獲取和探測
存儲器驗證的第一個難點(diǎn)問題是如何探測并采集必要的信號。JEDEC標(biāo)準(zhǔn)規(guī)定的測試應(yīng)在存儲器元件的BGA(球柵陣列結(jié)構(gòu)的PCB)上。而FBGA封裝組件包括一個焊球連接陣列(這是出于實際目的)，無法進(jìn)入連接，如何進(jìn)行存儲器的探測呢？
一種解決方案是在PCB布線過程中設(shè)計測試點(diǎn)，或探測存儲器元件板的背面的過孔。雖然這些測試點(diǎn)沒有嚴(yán)格在“存儲器元件附近”，PCB走線長度一般都比較短，對信號衰減的影響很小。當(dāng)使用這種方法探測時，信號完整性通常是相當(dāng)不錯的，可以進(jìn)行電氣特性的驗證。
圖1 DDR3雙列直插內(nèi)存模塊(DIMM)“背面”的測試點(diǎn)
對于這種類型應(yīng)用，可以使用手持探頭，但是在多個探頭前端和測試點(diǎn)同時保持良好的電接觸非常困難。
考慮到有些JEDEC的測量要求三個或更多的測試點(diǎn)，加上其他信號如芯片選擇信號、RAS和CAS可能需要確定存儲器狀態(tài)，許多工程師常常選擇使用焊接式探頭進(jìn)行連接。
泰克公司開發(fā)了一種專為這種類型的應(yīng)用設(shè)計的探測解決方案。P7500系列探頭有4～20GHz的帶寬，是存儲器驗證應(yīng)用的選擇。圖2說明了幾個可用的P7500系列探頭前端之一，這種探頭非常適合存儲器驗證的應(yīng)用。這些微波同軸”前端在需要多個探測前端進(jìn)行焊接情況時提供了有效的解決方案，同時提供優(yōu)秀的信號保真度和4GHz帶寬，足已滿足存儲器DDR3@1600MT/s的測試需求。
