采用SAR結(jié)構(gòu)的8通道12位ADC設(shè)計(jì)
作者：西安電子科技大學(xué) 彭新芒 楊銀堂 朱樟明
摘 要：本文設(shè)計(jì)實(shí)現(xiàn)了一個(gè)8通道12位逐次逼近型ADC。轉(zhuǎn)換器內(nèi)部集成了多路復(fù)用器、并/串轉(zhuǎn)換寄存器和復(fù)合型DAC,實(shí)現(xiàn)了數(shù)字位的串行輸出。整體電路采用HSPICE進(jìn)行仿真,轉(zhuǎn)換速率為133ksps,轉(zhuǎn)換時(shí)間為7.5ms。通過低功耗設(shè)計(jì),工作電流降低為2.8mA。芯片基于0.6mm BiCMOS工藝完成版圖設(shè)計(jì),版圖面積為2.5×2.2mm2。
關(guān)鍵詞：逐次逼近ADC;復(fù)合結(jié)構(gòu)DAC;低功耗;BiCMOS
引言
ADC是模擬系統(tǒng)與數(shù)字系統(tǒng)接口的關(guān)鍵部件,長期以來一直被廣泛應(yīng)用于通信、軍事及消費(fèi)電子等領(lǐng)域。隨著計(jì)算機(jī)和通信產(chǎn)業(yè)的迅猛發(fā)展,ADC在便攜式設(shè)備上的應(yīng)用發(fā)展迅速,正逐步向高速、高精度和低功耗的方向發(fā)展。
目前市場上占統(tǒng)治地位的ADC的類型主要包括：逐次逼近型(SAR)、S-菩�、留u咝汀-菩涂梢允迪趾芨叩姆直媛�，留u咝涂梢員Ｖず芨叩牟裳俾�，诊喗种体系结蛊堧H俏寺隳持痔囟ㄐ棖蟮淖菹蚴諧《杓頻�。SAR ADC是采樣速率低于5MSPS的中高分辨率應(yīng)用的常見結(jié)構(gòu),由于其實(shí)質(zhì)上采用的是二進(jìn)制搜索算法,內(nèi)部電路可以運(yùn)行在幾MHz,采樣速率主要由逐次逼近算法確定。
本文基于上華0.6mm BiCMOS工藝設(shè)計(jì)了一個(gè)8通道12位串行輸出ADC,轉(zhuǎn)換核心電路采用逐次逼近型結(jié)構(gòu),并在總結(jié)改進(jìn)傳統(tǒng)結(jié)構(gòu)的基礎(chǔ)上,采用了電壓定標(biāo)和電荷定標(biāo)的復(fù)合式DAC結(jié)構(gòu)。這種“5+4+3”的分段式復(fù)合結(jié)構(gòu)不但避免了大電容引入的匹配性問題,而且由于引入了電阻,減小了電路本身的線性誤差。比較器的實(shí)現(xiàn)采用多級(jí)級(jí)聯(lián)的放大器結(jié)構(gòu),降低了設(shè)計(jì)復(fù)雜度。最后基于CSMC 0.6mm BiCMOS工藝實(shí)現(xiàn)了整體版圖設(shè)計(jì)。
系統(tǒng)結(jié)構(gòu)
SARADC電路結(jié)構(gòu)主要包含五個(gè)部分：采樣保持電路、比較器、DAC、逐次逼近寄存器和邏輯控制單元。轉(zhuǎn)換中的逐次逼近是按對(duì)分原理,由控制邏輯電路完成的。其工作過程如下：啟動(dòng)后,控制邏輯電路首先把逐次逼近寄存器的最高位置1,其它位置0,將其存儲(chǔ)到逐次逼近寄存器,然后經(jīng)數(shù)模轉(zhuǎn)換后得到一個(gè)電壓值(大小約為滿量程輸出的一半)。這個(gè)電壓值在比較器中與輸入信號(hào)進(jìn)行比較,比較器的輸出反饋到DAC,并在下一次比較前對(duì)其進(jìn)行修正。即輸入信號(hào)的抽樣值與DAC的初始輸出值相減,余差被比較器量化,量化值再來指導(dǎo)控制邏輯是增加還是減少DAC的輸出;然后,再次從輸入抽樣值中減去這個(gè)新的DAC輸出值。不斷重復(fù)這個(gè)過程,直至完成最后一位數(shù)字的實(shí)現(xiàn)。由此可見,這種數(shù)據(jù)的轉(zhuǎn)變始終處于邏輯控制電路的時(shí)鐘驅(qū)動(dòng)之下,逐次逼近寄存器不斷進(jìn)行比較和移位操作,直到完成最低有效位(LSB)的轉(zhuǎn)換。這時(shí)逐次逼近寄存器的各位值均已確定,轉(zhuǎn)換操作完成。
