高速電路信號完整性建模問題的分析
建模指的是為元器件構(gòu)造一種電氣特征的描述模型。通過使用仿真工具對它進行分析并預(yù)測電壓和電流波形。在現(xiàn)代高速PCB設(shè)計方法中，信號完整性模型的獲取及驗證是重點和難點之—。模型選取的好壞將直接影響信號完整性分析的結(jié)果。
在工程應(yīng)用當(dāng)中有多種可以用于PCB信號完整性分析的模型，其中最為常用的兩種是SPICE和IBIS。下面分別作一簡要介紹。
“SPICE”
SPICE模型是對電路中實際的物理結(jié)構(gòu)進行描述，由于其精確性和多功能性，已經(jīng)成為電子電路模擬的標準語言。
SPICE模型由兩部分組成：模型方程式和模型參數(shù)。前者可以把“SPICE”模型與仿真算法緊密地連接起來，從而獲得更好的分析精度。
“IBIS”
IBIS（Input／Output Buffer Information Specification，輸入／輸出緩沖器信息規(guī)范）模型是一種利用一系列表格化的電壓－電流（V－I）和電壓－時間（V－T）曲線來描述有源器件I／O單元和引腳特性，對I/O緩沖器進行快速準確建模的方法。有源器件的IBIS模型的主要優(yōu)點就是集成電路廠商提供器件的IBIS模型，可以不泄露I藝技術(shù)的產(chǎn)權(quán)信息，因而得到了各大集成電路廠商的歡迎和支持。
IBIS模型的分析精度主要取決于V-I和V-T表的數(shù)據(jù)容量和數(shù)據(jù)精度。由于基于IBIS模型的PCB信號完整性分析采用查表計算，因而計算量較小。同等情況下，IBIS模型是SPICE模型計算量的1／10～1／100。
