造成銅電遷移（EM）的主要因素之一是銅線與疊層勢壘介質(zhì)之間的弱界面。為了改善該界面,已經(jīng)開發(fā)了新的自對準(zhǔn)CuSiN工藝。Crolles2Alliance和NECElectronics的研究人員于幾個月前在加利福尼亞州Burlingame召開的國際互連技術(shù)會議(IITC)上展示了他們的自對準(zhǔn)CuSiN工藝的成果。為了使多層堆垛組保持低的有效介電常數(shù),有必要用更低k的介質(zhì)阻擋層。雖然以前節(jié)點中發(fā)生了從SiN(k～7.0)到SiCN(k～4.9)的改變,但是進(jìn)一步向SiC阻擋層(k=3.5)
造成銅電遷移（
EM）的主要因素之一是銅線與疊層勢壘介質(zhì)之間的弱界面。為了改善該界面,已經(jīng)開發(fā)了新的自對準(zhǔn)Cu
SiN工藝。Crolles2 Alliance和
NECElectronics的研究人員于幾個月前在加利福尼亞州Burlingame召開的國際互連技術(shù)會議(IITC)上展示了他們的自對準(zhǔn)Cu
SiN工藝的成果。
為了使多層堆垛組保持低的有效介電常數(shù),有必要用更低k的介質(zhì)阻擋層。雖然以前節(jié)點中發(fā)生了從SiN (k～7.0) 到
SiCN (k～4.9)的改變,但是進(jìn)一步向SiC阻擋層(k=3.5)的轉(zhuǎn)變最初導(dǎo)致了可靠性退化。為了用SiC阻擋層實現(xiàn)高可靠界面,NEC Electronics 的Tatsuya Usami及其同事和Novellus Systems的工程師一起開發(fā)了自對準(zhǔn)CuSiN工藝。該新工藝包括三個步驟：轉(zhuǎn)變氧化銅的還原性質(zhì)的等離子體,通硅烷氣體使硅擴(kuò)散進(jìn)銅,含等離子體的氮用于清除剩余的硅并產(chǎn)生Si-N鍵。然后采用復(fù)合有機(jī)甲基硅烷源淀積等離子體SiC。
NEC的研究人員注意到CuSiN工藝比選擇的CoWP工藝簡便,CoWP工藝需要額外的預(yù)清洗和電鍍工藝。而且泄漏
電流與CoWP選擇性損耗有關(guān)。采用的測試結(jié)構(gòu)由具有SiOC隔離層介質(zhì)、氧化物硬膜和SiCN介質(zhì)阻擋層的90nm節(jié)點單波紋雙層結(jié)構(gòu)組成。采用自對準(zhǔn)CuSiN工藝和處于較低的低k介質(zhì)阻擋層（3.5）來替換原始的SiCN。通孔0.12-0.15mm時,最小線寬/間距是0.12/0.12 mm。
研究人員完成了通孔良率、線間泄漏、
電容和薄膜
電阻測試以及EM和零時介質(zhì)擊穿（TZDB）測試。CuSiN工藝引起與SiCN阻擋層相關(guān)的電容減小4％。相對在
300℃和2 MA/
cm2條件下進(jìn)行的氨預(yù)處理,CuSiN工藝使通孔EM壽命延長39倍。介質(zhì)擊穿測試表明相對氨原始工藝,TZDB改進(jìn)了1.5倍(在
150℃下)并且分布更加可控制。EM性能的改善可能是由于XPS顯示的銅表面處Cu-O鍵減少引起的。而且,阻擋層介質(zhì)界面處的氮氧比例明顯較高,這有助于提高擊穿強度。
由Philips Semiconductors的Laurent Gosset牽頭與STMicrolectronics、Freescale Semiconductor、Philips Research和CEA/LETI同行合作對采用了銅線表面處理和銅線頂端金屬（鎢、CoWP等）的選擇淀積技術(shù)獲得的自對準(zhǔn)阻擋層集成的幾種方法進(jìn)行了比較。
該小組研究了一種三個步驟的CuSiN工藝,包括氦清洗、采用硅基母體（硅烷、三甲硅烷）的銅硅化和NH3等離子體,阻止硅在熱壓或電壓下進(jìn)一步向銅擴(kuò)散。發(fā)現(xiàn)該工藝（如圖）為銅擴(kuò)散和氧化提供更好的阻擋層。研究人員提出該機(jī)理是由在工藝過程中修整的銅表面上超薄SiN薄膜形成引起的。該工藝的主要優(yōu)勢是與現(xiàn)有PECVD工藝和設(shè)備可直接兼容。
Gosset小組還研究了鎢CVD,目的是用鎢帽完全代替介質(zhì)線。巨大挑戰(zhàn)是選擇性損失,所以不得不引入氮等離子體和前淀積及后淀積
HF濕法清洗。希望的結(jié)果是泄漏電流、防滲效率得到改善,從而阻止銅的擴(kuò)散和氧化。
曾經(jīng)研究把鈀催化和無鈀化學(xué)藥品用于鈷自對準(zhǔn)阻擋層（
SAB）。盡管也開發(fā)了
