實際的同步管道突發(fā)式SRAM
下面我們看一下實際的同步管道突發(fā)式SRAM，這次我們作為實例的產(chǎn)晶是Cypress公司的128K×36位的CY7C1347B。之所以采用36位而不是32位，是因為考慮到每隔8位（一個字節(jié)）能進行驗證的情況。
CY7C1347B的內(nèi)部框圖如圖1所示，信號種類如圖2所示。這些信號除了以一字節(jié)為單位進行寫人操作的BW″信號以外，還包括進行onJL位整體寫入操作的GW。在CPU的突發(fā)周期中，當可以一次性更新1字大�。�36位）的數(shù)據(jù)時使用GW；當從外部更新1字節(jié)或2字節(jié)大小的數(shù)據(jù)時使用BW刀信號，這樣就可以只更新相應(yīng)的字節(jié)數(shù)據(jù)。另外，用于地址鎖存的信號包括ADSC和ADSP兩個信號，ADSC用于來自緩存控制器的存��；ADSP用于來自處理器的存取。ADSP與ADSC在寫存取時的處理上存在若干不同，這將在以后進行說明。
圖1 CY7C1347B的內(nèi)部框圖
圖2 CY7C1347B的信號
與主存儲器相比，高速緩沖存儲器被要求快速操作。因此為了盡可能不在外部對控制信號進行處理，所以準備了多個類似這樣用于存取的信號。
例如，通常情況下，CPU的ADS（地址選通）信號與ADSP信號直聯(lián)，而緩存控制器與ADSC信號直聯(lián)。這樣，當CPU訪問外部總線時，其地址也被同步管道突發(fā)式SRAM提取。
進行讀操作時，緩存控制器判斷其范圍內(nèi)的數(shù)據(jù)是否被存放（是否命中？）于同步管道突發(fā)式SRAM（緩存數(shù)據(jù)RAM）中，如果數(shù)據(jù)存在則操作控制信號，以便讀出同步管道突發(fā)SRAM的數(shù)據(jù)。如果是寫操作，則使OWE信號有效，進行數(shù)據(jù)的更新。
當成為外部總線主控器的器件要讀取存儲器時，緩存控制器利用ADSC信號，為同步管道突發(fā)式SRAM提供外部總線主控器讀出的地址。
