VHDL語言,VHDL語言的優(yōu)點，特征，基本結構
嚴格地講，VHDL是一種用來描述數(shù)字邏輯系統(tǒng)的“編程語言”。它通過對硬件行為的直接描述來實現(xiàn)對硬件的物理實現(xiàn)，代表了當今硬件設計的發(fā)展方向。VHDL是為了滿足邏輯設計過程中的各種需求而設計的。
第一，它是可以用來描述邏輯設計的結構，比如邏輯設計中有多少個子邏輯，而這些子邏輯又是如何連接的。除此之外，VHDL并不十分關心一個具體邏輯依靠何種方式實現(xiàn)，而是把開發(fā)者的精力集中到邏輯所實現(xiàn)的功能上。
第二，VHDL采用類似高級語言的語句格式完成對硬件行為的描述，具備更強的模塊化能力，并擁有良好的可讀性以及程序的移植性。另外，VHDL淡化狀態(tài)機，與或表達式等早一代硬件描述語言中的元素，用更類似于高級語言的表達式取代。這些也是為什么把VHDL稱為“編程語言”的原因。
第三，VHDL給出邏輯的模擬與調試為設計工作提供了最大的空間。VHDL調試的過程是相當靈活的：一方面可以使用傳統(tǒng)的調試方法，比如適用傳統(tǒng)的波形激勵或編寫測試向量；另一方面，可以使用一些VHDL原碼調試器，這類調試器可以大大加快VHDL程序調試的速度，因為它可以像調試軟件一樣單步跟蹤調試每一條語句，并且可以設置斷點，觀察內部變量等。這些功能是傳統(tǒng)的調試仿真方法所不具備的。這種調試器比較著名的有Aldec的AcTIve-HDL。擁有高效率的生成代碼，能夠節(jié)省大量的資源。甚至不必編寫任何測試向量便可以進行源代碼級的調試。而且，設計者可以非常方便地比較各種方案之間的可行性及其優(yōu)劣而不需做任何實際的電路實驗。
鑒于VHDL具有以上諸多優(yōu)點，只要開發(fā)者具備一定的高級語言程序設計基礎，擁有Pascal、C等計算機高級語言的基礎，同時又了解一些基本數(shù)字電路的設計方法，在此基礎上來學習VHDL程序設計應該是比較容易的，可以輕松地掌握VHDL使硬件工作軟件化�，F(xiàn)代電子系統(tǒng)設計人員應該把VHDL語言作為一種基礎知識來學習，并要求能夠熟練地使用EDA的設計工具。
VHDL語言目前主要是對數(shù)字電路設計的描述，對模擬電路的設計尚不能很好地表達。VHDL語言在編程時要更加規(guī)范，程序結構要適合整個系統(tǒng)的硬件結構，要符合各模塊的信號時序關系，以及數(shù)據(jù)流的走向。VHDL語言的設計格式更是面向具體的硬件對象的語言，因此任何獨立于硬件實體的程序設計是沒有意義的�，F(xiàn)在EDA設計代替了傳統(tǒng)的手工設計，都是以FPGA、CPLD、EPLD等可編程器件作為系統(tǒng)中硬件的載體，大部分是以VHDL作為設計語言，并針對所使用的芯片來選擇不同公司的軟件在計算機上進行設計、綜合。這種用程序設計完成的硬件結構可裝載到對應的可編程器件中，進行仿真、模擬、驗證。VHDL的語言特點主要有：
