基于FPGA的微處理器內(nèi)核設(shè)計與實現(xiàn)
宋學(xué)瑞,王英茂
與傳統(tǒng)投片實現(xiàn)ASIC相比,FPGA具有實現(xiàn)速度快、風(fēng)險小、可編程、可隨時更改升級等一系列優(yōu)點,因而得到了越米越廣泛的應(yīng)用。MCS-51應(yīng)用時間長、范圍廣,相關(guān)的軟硬件資源豐富,因而往往在FPGA應(yīng)用中嵌人MCS-51內(nèi)核作為微控制器。但是傳統(tǒng)MCS-51的指令效率太低,每個機器周期高達12時鐘周期,因此必須對內(nèi)核加以改進,提高指令執(zhí)行速度和效率,才能更好地滿足FPGA的應(yīng)用。通過對傳統(tǒng)MCS-51單片機指令時序和體系結(jié)構(gòu)的分析,使用VHDL語言采用自頂向下的設(shè)計方法重新設(shè)計了一個高效的微控制器內(nèi)核。改進了的體系結(jié)構(gòu),可以兼容MCS-51所有指令,每個機器周期只需1個時鐘周期,同時增加了硬件看門狗和軟件復(fù)位功能,提高了指令執(zhí)行效率和抗干擾能力。
1 系統(tǒng)設(shè)計
1.1模塊劃分
本內(nèi)核在劃分和設(shè)計模塊時,基于以下幾條原則：
(1)同步設(shè)計,提高系統(tǒng)穩(wěn)定性和可移植性;(2)功能明確,功能接近的放在同一個模塊內(nèi)以減少模塊的數(shù)量和模塊之間的互連線,同時利于綜合時的優(yōu)化;(3)模塊之間的接口時序預(yù)先定義好,并嚴(yán)格按定義的時序要求編寫每個模塊;(4)模塊信號的輸出采用寄存器輸出的方式。這樣可以提高系統(tǒng)的可靠性,一旦出錯也容易確定問題所在。
本內(nèi)核由以下幾個部分組成：中央控制單元(CPU),算術(shù)邏輯運算單元(ALU),寄存器組控制器(REGS_CTR),定時器／計數(shù)器(T／C),通用串行接口(UART),看門狗(WT_DOG),如圖1所示。
1.2 提高速度的方法
本內(nèi)核采用以下幾種辦法來提高速度。
(1) 采用多數(shù)據(jù)通道：本內(nèi)核取消了傳統(tǒng)MCS-51系列單片機的單一總線,采用直連結(jié)構(gòu),各模塊的數(shù)據(jù)傳輸使用單向?qū)Ｓ脭?shù)據(jù)線,尤其在數(shù)據(jù)交換頻繁的ALU與REGS_CTR之間采用四條單向數(shù)據(jù)線相互連接,提高了數(shù)據(jù)傳輸?shù)牟⑿卸?從而加快了數(shù)據(jù)的傳輸。
(2) 采用雙相時鐘：如圖2所示。CLK時鐘上升沿CPU發(fā)出控制信號,I／O端口采樣外部信號即圖1中流入REGS_CTR的數(shù)據(jù)或控制信號;CLK1時鐘上升沿把數(shù)據(jù)寫入寄存器中并把刷新后的數(shù)據(jù)或控制信號發(fā)出,即圖1中虛箭頭表示的數(shù)據(jù)流向。這樣REGS_CTR的讀寫分別在兩個時鐘的上升沿,減少了一個時鐘周期的等待,時鐘頻率提高了一倍。
(3) 采用寄存器組：FPGA內(nèi)部有極為豐富的寄存器資源,本內(nèi)核取消了傳統(tǒng)的同一時間只能讀或者寫的RAM塊,代之以可同時進行不同地址讀寫操作的寄存器組。一些特殊功能寄存器有專用總線輸出,如圖3所示。
(4) 提高時鐘頻率：對電路的關(guān)鍵路徑進行了改造,以減少邏輯電路級數(shù)從而提高時鐘頻率。通過這些設(shè)計,保證了每個機器周期只需一個時鐘周期,提高了指令執(zhí)行效率,同時也提高系統(tǒng)的時鐘頻率。
1.3 兼容性方面的考慮
