低功率IC設(shè)計(jì)面臨艱巨的測(cè)試挑戰(zhàn)
對(duì)于所有的主流應(yīng)用設(shè)備,從電池供電的個(gè)人設(shè)備到有多個(gè)處理器的服務(wù)器設(shè)備,其功率都是非常寶貴的。而對(duì)設(shè)計(jì)師而言,功率管理指的是控制待機(jī)模式時(shí)的電能泄漏,以及在為了達(dá)成目標(biāo)功能而使多個(gè)晶體管一齊開(kāi)關(guān)時(shí)的動(dòng)態(tài)功耗。設(shè)計(jì)師通過(guò)多電壓供電設(shè)計(jì)、并盡可能采用更低電壓值等技術(shù)來(lái)解決因采用更先進(jìn)的納米技術(shù)時(shí)所伴隨的漏電流增加的問(wèn)題。這樣,設(shè)計(jì)師團(tuán)隊(duì)就必須解決隨之而來(lái)的由于越來(lái)越多非功能部件(如電平轉(zhuǎn)換單元)的使用而引起的測(cè)試問(wèn)題。
為了控制動(dòng)態(tài)功耗,設(shè)計(jì)師可以使用時(shí)鐘門(mén)控方法關(guān)閉不必要的寄存器,并把需要同時(shí)開(kāi)關(guān)的晶體管數(shù)量減到最小。但時(shí)鐘門(mén)控方法會(huì)顯著增加故障隔離和故障可觀察性的復(fù)雜程度,而向低功率設(shè)計(jì)發(fā)展的必然趨勢(shì)將進(jìn)一步提高測(cè)試方面的這種挑戰(zhàn)性。雖然在典型的設(shè)計(jì)中受時(shí)鐘門(mén)控制的寄存器數(shù)量可能在30%以下,但在低功率設(shè)計(jì)中受時(shí)鐘門(mén)控制的寄存器百分比很容易就超過(guò)85%,而且設(shè)計(jì)師很可能將該百分比提得更高。
同時(shí),低功率運(yùn)行還會(huì)引入新的器件缺陷類型。特別是,復(fù)雜電路會(huì)面臨來(lái)自與時(shí)延相關(guān)的低功率模式失效方面的更高風(fēng)險(xiǎn)。專門(mén)針對(duì)低功率做過(guò)優(yōu)化的設(shè)計(jì)的噪聲余量會(huì)更小,這是因?yàn)闀r(shí)鐘不確定性的增加以及平均余量的降低所共同造成的。結(jié)果,設(shè)計(jì)團(tuán)隊(duì)現(xiàn)在發(fā)現(xiàn)：能夠通過(guò)高電壓測(cè)試模式、但在低功率工作模式卻出錯(cuò)的多模式時(shí)序路徑出現(xiàn)機(jī)率更大。
測(cè)試方面的挑戰(zhàn)
低功率設(shè)計(jì)的測(cè)試挑戰(zhàn)變得更加艱巨。由于對(duì)時(shí)延問(wèn)題更敏感,低功率器件面臨更大的測(cè)試逃逸風(fēng)險(xiǎn),特別是在不做時(shí)延測(cè)試或時(shí)延測(cè)試沒(méi)有得到優(yōu)化的情況下。對(duì)于設(shè)計(jì)團(tuán)隊(duì)來(lái)說(shuō),特別是隨著設(shè)計(jì)的升級(jí)、節(jié)點(diǎn)數(shù)量的增加、電壓的降低,以及為了確保足夠的覆蓋率而導(dǎo)致測(cè)試模式數(shù)量的增加,他們?cè)诮档凸β史矫婷媾R著更大的挑戰(zhàn)。另外,器件在測(cè)試期間的工作方式完成不同于它們?cè)趯?shí)際應(yīng)用環(huán)境中的正常工作方式。許多情況下,實(shí)際的制造性測(cè)試會(huì)比系統(tǒng)正常工作時(shí)消耗更多的功率。例如,掃描所有寄存器并為器件提供連續(xù)時(shí)鐘的測(cè)試方式在測(cè)試時(shí)消耗的功率肯定比正常工作時(shí)要高�？蓽y(cè)性設(shè)計(jì)(DFT)工具流程需要預(yù)測(cè)這種潛在性的問(wèn)題。
因此,工程師需要在設(shè)計(jì)過(guò)程中盡早理解下游的測(cè)試策略,特別是針對(duì)低功率的測(cè)試策略。一項(xiàng)設(shè)計(jì)可以在設(shè)計(jì)過(guò)程中針對(duì)低功率得到功能優(yōu)化,但結(jié)果對(duì)測(cè)試來(lái)說(shuō)可能并不是一個(gè)低功率的解決方案。例如,一個(gè)系統(tǒng)級(jí)芯片設(shè)計(jì)針對(duì)低功率作了優(yōu)化,并打算采用很少考慮了散熱問(wèn)題的廉價(jià)封裝。然而在測(cè)試時(shí),全轉(zhuǎn)換(full-toggle)掃描模式消耗的功率可能達(dá)到正常工作的數(shù)倍。此時(shí)測(cè)試中的器件將發(fā)生嚴(yán)重的散熱問(wèn)題,因而需要采用不同的封裝或更昂貴的測(cè)試硬件才能解決。如果電源柵在設(shè)計(jì)時(shí)沒(méi)有考慮到這種測(cè)試條件,測(cè)試時(shí)要求的異常功率還會(huì)導(dǎo)致Vdd下降,從而在測(cè)試時(shí)發(fā)生虛假失效。如果在設(shè)計(jì)過(guò)程早期就考慮這些問(wèn)題,工程師團(tuán)隊(duì)就能全面了解情況,從而作出正確選擇,即要么降低器件功率,要么接受這種結(jié)果。
圖2：測(cè)試路徑示意圖。
低功率DFT的目的就是優(yōu)化測(cè)試有效性,同時(shí)在測(cè)試大多數(shù)低功率測(cè)試芯片時(shí)避免使用昂貴的高速測(cè)試儀器。例如,聯(lián)合運(yùn)用旨在降低功耗的掃描鏈分段和可加快速度的結(jié)構(gòu)(如采用PLL時(shí)鐘的測(cè)試模式)就可以提供高性價(jià)比和更全面的測(cè)試解決方案。
