錯誤檢測與糾正電路的設計方案
摘要：針對一些惡劣的電磁環(huán)境對隨機存儲器（RAM）電路誤碼影響的情況，根據(jù)糾錯編碼的基本原理，提出簡單實用的能檢查兩位錯誤并自動糾正一位錯誤的EDAC算法；通過VHDL語言編程設計，由FPGA器件來實現(xiàn)，并給出仿真結(jié)果。
引 言
在一些電磁環(huán)境比較惡劣的情況下，一些大規(guī)模集成電路常常會受到干擾，導致不能正常工作。特別是像RAM這種利用雙穩(wěn)態(tài)進行存儲的器件，往往會在強干擾下發(fā)生翻轉(zhuǎn)，使原來存儲的"0"變?yōu)?1"，或者"1"變?yōu)?0"，造成的后果往往是很嚴重的。例如導致一些控制程序跑飛，存儲的關(guān)鍵數(shù)據(jù)出錯等等�，F(xiàn)在，隨著芯片集成度的增加，發(fā)生錯誤的可能性也在增大。在一些特定的應用中，這已經(jīng)成為一個不能忽視的問題。例如在空間電子應用領(lǐng)域，單粒子翻轉(zhuǎn)效應就成為困擾設計師的一個難題。
在這種情況下，我們可以采用錯誤檢測與糾正EDAC（Error Detection And Correction）電路來有效地減少或避免這種情況的出現(xiàn)。根據(jù)檢錯、糾錯的原理，主要思想是在數(shù)據(jù)寫入時，根據(jù)寫入的數(shù)據(jù)生成一定位數(shù)的校驗碼，與相應的數(shù)據(jù)一起保存起來；當讀出時，同時也將校驗碼讀出，進行判決。如果出現(xiàn)一位錯誤則自動糾正，將正確的數(shù)據(jù)送出，并同時將改正以后的數(shù)據(jù)回寫覆蓋原來錯誤的數(shù)據(jù)；如果出現(xiàn)兩位錯誤則產(chǎn)生中斷報告，通知CPU進行異常處理。所有這一切動作都是靠硬件設計自動完成的，具有實時性和自動完成的特點。通過這樣的EDAC電路，能大大提高系統(tǒng)的抗干擾能力，從而提高系統(tǒng)的可靠性。
當然，有一些現(xiàn)成的集成電路芯片可以完成上述功能，如74系列的74630芯片等。但由于嵌入式系統(tǒng)中，往往由于集成化的需要，要將這樣的功能集成到FPGA中去實現(xiàn)，因此采用VHDL語言進行設計具有靈活性和通用性的特點。
1 檢錯與糾錯原理
首先來看看檢錯和糾錯的基本原理。進行差錯控制的基本思想是在信息碼組中以一定規(guī)則加入不同方式的冗余碼，以便在信息讀出的時候依靠多余的監(jiān)督碼或校驗碼來發(fā)現(xiàn)或自動糾正錯誤。
針對誤碼發(fā)生的特點，即錯誤發(fā)生的隨機性和小概率性，它幾乎總是隨機地影響某個字節(jié)中的某一位（bit），因此，如果能夠設計自動糾正一位錯誤，而檢測兩位錯誤的編碼方式，就可以大大的提高系統(tǒng)的可靠性。
現(xiàn)在我們以16位的CPU數(shù)據(jù)總線為例，假定信息源的位數(shù)為16，要構(gòu)造一種能夠糾正一位錯誤，檢查兩位錯誤的編碼方式。根據(jù)"糾錯定理"，需要設計最小漢明距離≥4的碼組。我們可以采用線形分組碼，利用線性分組碼的概念可以構(gòu)造六位監(jiān)督碼，它們由如下線性關(guān)系產(chǎn)生：
其中，d0~d15為16位數(shù)據(jù)（15為最高位MSB，0為最低位LSB），C0~C5為產(chǎn)生的六位監(jiān)督碼，表示進行異或運算。
在數(shù)據(jù)讀出時，我們只需要考察伴隨式S=[S0 S1 S2 S3 S4 S5]，其中：
很容易證明，根據(jù)伴隨式進行誤差診斷，符合表1所列情況。
表1 誤差診斷碼表
當S = [0 0 0 0 0 0]時，數(shù)據(jù)正確無誤；
當S = [0 0 1 0 1 1]時，數(shù)據(jù)錯一位，并且錯誤發(fā)生在d0位，可將d0位的數(shù)據(jù)取反加以糾正；
當S = [0 0 1 1 0 1]時，數(shù)據(jù)錯一位，并且錯誤發(fā)生在d1位，可將d1位的數(shù)據(jù)取反加以糾正；
