基于FPGA的鎖相環(huán)位同步提取電路設(shè)計
摘 要：本文介紹了一種鎖相環(huán)位同步提取電路的組成和工作原理,并用FPGA實現(xiàn)了該電路,給出了實測的波形。
關(guān)鍵詞：位同步;數(shù)字鎖相環(huán);FPGA
概述
同步是通信系統(tǒng)中一個重要的問題。在數(shù)字通信中,除了獲取相干載波的載波同步外,位同步的提取是更為重要的一個環(huán)節(jié)。因為只有確定了每一個碼元的起始時刻,才能對數(shù)字信息作出正確的判決。利用全數(shù)字鎖相環(huán)可直接從接收到的單極性不歸零碼中提取位同步信號。
一般的位同步電路大多采用標準邏輯器件按傳統(tǒng)數(shù)字系統(tǒng)設(shè)計方法構(gòu)成,具有功耗大,可靠性低的缺點。用FPGA設(shè)計電路具有很高的靈活性和可靠性,可以提高集成度和設(shè)計速度,增強系統(tǒng)的整體性能。本文給出了一種基于FPGA的數(shù)字鎖相環(huán)位同步提取電路。
圖1 數(shù)字鎖相環(huán)位同步提取電路框圖
圖2 基于FPGA的鎖相環(huán)位同步提取電路
數(shù)字鎖相環(huán)位同步
提取電路的原理
數(shù)字鎖相環(huán)位同步提取電路框圖如圖1所示。
本地時鐘產(chǎn)生兩路相位相差的脈沖,其頻率為fo=mRb,Rb為輸入單極性不歸零碼的速率。輸入信碼的正、負跳變經(jīng)過過零檢測電路后變成了窄脈沖序列,它含有信碼中的位同步信息,該位同步窄脈沖序列與分頻器輸出脈沖進行鑒相,分頻比為m。若分頻后的脈沖相位超前于窄脈沖序列,則在“1”端有輸出,并通過控制器將加到分頻器的脈沖序列扣除一個脈沖,使分頻后的脈沖相位退后;若分頻后的脈沖相位滯后窄脈沖序列,則在“2”端有輸出,并通過控制器將加到分頻器的脈沖序列附加一個脈沖,使分頻后的脈沖相位提前。直到鑒相器的“1”、“2”端無輸出,環(huán)路鎖定。
基于FPGA的鎖相環(huán)
位同步提取電路
該電路如圖2所示,它由雙相高頻時鐘源、過零檢測電路、鑒相器、控制器和分頻器組成。
雙相高頻時鐘源
該電路由D觸發(fā)器組成的二分頻器和兩個與門組成,它將FPGA的高頻時鐘信號clk_xm變換成兩路相位相反的時鐘信號,由e、f輸出,然后送給控制電路的常開門G3和常閉門G4。其中f路信號還作為控制器中的D1和D2觸發(fā)器的時鐘信號。實際系統(tǒng)中,FPGA的高頻時鐘頻率為32.768MHz,e、f兩路信號頻率為32.768/2=16.384MHz。
過零檢測電路
該電路見圖2中g(shù)ljc部分,它由D觸發(fā)器和異或門組成。過零檢測的輸出脈沖codeout的寬度應(yīng)略大于f路信號一個周期,但為了減少鎖相環(huán)的穩(wěn)態(tài)誤差,該輸出脈沖不宜過寬。實際系統(tǒng)中,過零檢測電路的時鐘信號clkin由FPGA的高頻時鐘四分頻得來,這樣輸出的脈沖寬度約是f路信號的兩個周期。
鑒相器
該電路由兩個與門組成,分別是超前門G1和滯后門G2。過零檢測電路的輸出信號b與位定時信號clkout一起進入鑒相器,若clkout超前b,則滯后門G2被封鎖,輸出為0,超前門G1的輸出端有窄脈沖輸出;若clkout滯后b,則超前門G1被封鎖,輸出為0,滯后門G2的輸出端有窄脈沖輸出。
分頻器
該電路對應(yīng)于圖2中div64部分。輸入的信號頻率是256KHz,e、f兩路信號的頻率均為16.384MHz,故該電路完成16384/256=64的分頻功能。當控制電路無超前或滯后控制脈沖輸出時,D1的Q端為0,D2的Q端也為0,常開門G3處于打開狀態(tài),常閉門G4處于關(guān)閉狀態(tài),e路信號通過常開門G3、異或門G5到達64分頻器的輸入端,經(jīng)分頻后產(chǎn)生穩(wěn)定的位定時信號。
控制器
分頻器輸出的位定時信號clkout與過零檢測脈沖b進行相位比較。當位定時信號clkout超前于b時,超前門G1有正脈沖輸出。在觸發(fā)脈沖f的上升沿,D1觸發(fā)器的Q端由低變高,經(jīng)過非門后,使常開門G3關(guān)閉一個時鐘周期,將e路脈沖扣除一個,使clkout相位向滯后方向變化一個時鐘周期。
當位定時信號clkout滯后于b時,滯后門G2有正脈沖輸出。在觸發(fā)脈沖f的上升沿,D2觸發(fā)器的Q端由低變高,使常閉門G4打開一個時
