晶圓級可靠性測試成為器件和工藝開發(fā)的關(guān)鍵步驟
摘要 隨著器件尺寸的持續(xù)減小,以及在器件的制造中不斷使用新材料,對晶圓級可靠性測試的要求越來越高。在器件研發(fā)過程中這些發(fā)展也對可靠性測試和建模也提出了新的要求。為了滿足這些挑戰(zhàn)需要開發(fā)更快、更敏感、更具靈活性的可靠性測試工具。
隨著集成電路技術(shù)的持續(xù)發(fā)展,芯片上將集成更多器件,芯片也將采用更快的時鐘速度。在這些要求的推進(jìn)下,器件的幾何尺寸將不斷縮減,并要求在芯片的制造工藝中并不斷采用新材料和新技術(shù)。這些改進(jìn)對于單個器件的壽命來說影響非常大,可能造成局部區(qū)域的脆性增加、功率密度提高、器件的復(fù)雜性增加以及引入新的失效機(jī)制。從前制造器件壽命達(dá)100年的工藝在縮減尺寸之后制造的器件可能壽命不到10年——這些對于那些設(shè)計壽命為10年左右的產(chǎn)品來說無疑是個不利的消息。同時較小的容錯空間意味著壽命問題必須在設(shè)計的一開始就給予考慮,并且在器件的開發(fā)和制造過程中一直進(jìn)行監(jiān)控,這個過程需要持續(xù)到最終產(chǎn)品完成。時至今日,器件壽命上一個很小的變化可能帶來整個產(chǎn)品的徹底失敗。
盡管大部分可靠性測試都是在器件封裝級別上完成的,但許多IC制造商現(xiàn)在正在向晶圓級測試（WLT）轉(zhuǎn)移。這種轉(zhuǎn)移一般出于多方面考慮,包括將來把可靠性測試融入到晶圓的制造流程中。同已封裝好的失效器件相比,晶圓級可靠性（WLR）測試也節(jié)省了大量的時間、產(chǎn)能、金錢以及材料的損耗。其返工時間較短,可以直接從生產(chǎn)線中將失效的晶圓抽出并測試,而不需要先將這部分器件封裝之后再測試,封裝并測試的流程需要花上兩周的時間。由于大部分測試流程相似,保證了可靠性測試向WLT轉(zhuǎn)移的簡易性。
在半導(dǎo)體器件中,應(yīng)力檢測是衡量器件運(yùn)行壽命和損耗失效的常用方法。該測試關(guān)注的失效機(jī)制位于圖1所示典型失效率浴缸曲線的右側(cè);這就是說,并不關(guān)注與器件初用期或制造期相關(guān)的失效。
通過應(yīng)力檢測可以方便地做出曲線,并外推來預(yù)測器件的運(yùn)行壽命。由于器件的壽命通常都是用年來度量的,因為需要采用一些手段來加速測試。最有效的方法是讓器件處于應(yīng)力過載狀態(tài),然后測量可以衡量性能降低的關(guān)鍵參數(shù),將測得的參數(shù)外推得到器件的壽命。在圖2中,曲線的右下部分（實測數(shù)據(jù)）就是在高應(yīng)力狀態(tài)下測得的。通過實測數(shù)據(jù)可以進(jìn)行線性外推用于預(yù)測正常工作條件下器件的壽命（曲線的左上部）。
一般的WLR測試均使用應(yīng)力測試技術(shù),其中包括熱載流子注入（HCI）或溝道熱載流子、負(fù)偏壓溫度不穩(wěn)定性（NBTI）、電遷移、時間相關(guān)介電層擊穿（TDDB）或電荷擊穿（QBD）。這些測試技術(shù)在主流CMOS器件的開發(fā)和工藝控制中運(yùn)用得非常普遍（傳統(tǒng)HCI和NBTI測試的介紹請參見附文）。
新的尺寸縮減和新材料的使用要求對這些完備的測試方法進(jìn)行修改,并且升級測試工具以適應(yīng)新技術(shù)。下面給出兩個例子,一個是如何克服PMOS器件中與NBTI測試相關(guān)的挑戰(zhàn),另一個是在使用高k柵極材料的晶體管中,如何克服與電荷俘獲現(xiàn)象相關(guān)的挑戰(zhàn)。
NBTI測試中的退化緩和
NBTI測試的特別之處在于其性能退化在去掉應(yīng)力加載之后還可以恢復(fù)（圖3）。當(dāng)柵極電壓（Vg）引入的應(yīng)力卸載之后,漏極電流（Id）和閾值電壓（Vt）的退化會逐漸恢復(fù)并最終返回到起始的情況。恢復(fù)的速度對溫度的依賴程度很高。在室溫下完全恢復(fù)的情況也見諸報道。當(dāng)恢復(fù)之后如果再次在柵極引入應(yīng)力,性能退化將按照上次退化的曲線發(fā)展。但在較高溫度時,將有一部分退化的性能是無法抵消的,這種情況稱為退化鎖定。
