用可編程的扭斜控制來(lái)解決時(shí)鐘網(wǎng)絡(luò)問(wèn)題的方法
時(shí)鐘網(wǎng)絡(luò)管理問(wèn)題
提高同步設(shè)計(jì)的整體性能的關(guān)鍵是提高時(shí)鐘網(wǎng)絡(luò)的頻率。然而,諸如時(shí)序裕量、信號(hào)完整性、相關(guān)時(shí)鐘邊沿的同步等因素極大地增加了時(shí)鐘網(wǎng)絡(luò)設(shè)計(jì)的復(fù)雜度。傳統(tǒng)上,時(shí)鐘網(wǎng)絡(luò)的設(shè)計(jì)采用了簡(jiǎn)單的元件,諸如扇出緩沖器、時(shí)鐘發(fā)生器、延時(shí)線、零延時(shí)緩沖器和頻率合成器。由于PCB走線長(zhǎng)度不等而引起的時(shí)序誤差,采用蜿蜒走線設(shè)計(jì)的走線長(zhǎng)度匹配方法來(lái)處理。走線阻抗與輸出驅(qū)動(dòng)阻抗的不匹配經(jīng)常通過(guò)反復(fù)試驗(yàn)選擇串聯(lián)電阻來(lái)消除。多種信號(hào)的標(biāo)準(zhǔn)使得時(shí)鐘邊沿的同步更加復(fù)雜。至今,這三種挑戰(zhàn)會(huì)經(jīng)常遇到,并且鮮有理想的解決方案。以下描述了這些挑戰(zhàn)的一些情況。
提高時(shí)鐘頻率導(dǎo)致時(shí)序裕量的減少
提高時(shí)鐘頻率減少了將數(shù)據(jù)從一個(gè)器件傳送到另一個(gè)器件的可用時(shí)間。在提高工作頻率（通常>66MHz）時(shí),那些時(shí)鐘網(wǎng)絡(luò)的設(shè)計(jì)需要仔細(xì)考慮時(shí)序參數(shù),諸如器件的建立和保持時(shí)間、信號(hào)在電路板走線上的傳播時(shí)間、在同一個(gè)時(shí)鐘網(wǎng)絡(luò)中器件的時(shí)鐘時(shí)序的差異等等。如果違反了時(shí)序裕量規(guī)則,電路板將不能再按設(shè)計(jì)的要求可靠地工作。
以下是一些過(guò)去使用的處理這些時(shí)序問(wèn)題的方法：
Ø 蜿蜒的走線來(lái)匹配時(shí)鐘走線長(zhǎng)度
Ø 采用具有最小輸出-輸出扭斜的扇出緩沖器
Ø 采用零延時(shí)緩沖器來(lái)提前/延時(shí)時(shí)鐘邊沿或者補(bǔ)償包括那些扇出緩沖器的不同的延時(shí)
由于阻抗不匹配導(dǎo)致信號(hào)完整性的下降
隨著時(shí)鐘邊沿速度的提高,其諧波頻率延伸到GHz的范圍。這意味著任何長(zhǎng)度超過(guò)兩厘米的走線必須被看作一根發(fā)射線。由于扇出驅(qū)動(dòng)器和時(shí)鐘走線以及時(shí)鐘走線和接收器件之間的阻抗不匹配引起的信號(hào)反射使得時(shí)鐘信號(hào)變得扭斜,從而導(dǎo)致接收數(shù)據(jù)的錯(cuò)誤,增加了電磁干擾、串?dāng)_等。器件至器件的輸出阻抗的變化以及由于輸出電壓引起的阻抗變化（2.5V的輸出阻抗高于3.3V的輸出阻抗）使得阻抗匹配問(wèn)題進(jìn)一步復(fù)雜化。
以下是一些用來(lái)改善時(shí)鐘信號(hào)完整性的方法：
Ø 用電阻與扇出驅(qū)動(dòng)器串聯(lián)來(lái)匹配走線阻抗
Ø 在輸入到地之間或者輸入之間使用終端電阻
Ø 用扇出緩沖器來(lái)驅(qū)動(dòng)到每個(gè)接收器件的各自的時(shí)鐘信號(hào)
多種信號(hào)標(biāo)準(zhǔn)增加了層次結(jié)構(gòu)的層數(shù)
時(shí)鐘的信號(hào)標(biāo)準(zhǔn)取決于接收器件或者時(shí)鐘域。例如,DDR存儲(chǔ)器要求SSTL2-差分標(biāo)準(zhǔn)的時(shí)鐘信號(hào),但是支持LVCMOS標(biāo)準(zhǔn)的時(shí)鐘發(fā)生器電路可能產(chǎn)生所需的主時(shí)鐘頻率。由標(biāo)準(zhǔn)轉(zhuǎn)換器導(dǎo)致的時(shí)鐘網(wǎng)絡(luò)層次數(shù)目的增加經(jīng)常使得滿足所需時(shí)序規(guī)范的過(guò)程復(fù)雜化。
以下是一些用來(lái)接口不同的邏輯標(biāo)準(zhǔn)的方法
Ø 采用專門的轉(zhuǎn)換器來(lái)匹配時(shí)鐘發(fā)生器和接收IC之間的信號(hào)接口
Ø 根據(jù)設(shè)計(jì),終止沒(méi)有用到的輸出
Ø 采用專門的零延時(shí)緩沖器來(lái)同步具有不同信號(hào)接口的時(shí)鐘邊沿
時(shí)鐘網(wǎng)設(shè)計(jì)的其它問(wèn)題
Ø 減少電磁干擾、串?dāng)_等。
o 在負(fù)載輸出端使用電容器來(lái)降低時(shí)鐘的回轉(zhuǎn)率
Ø 時(shí)鐘抖動(dòng)進(jìn)一步減小了時(shí)序裕量
o 根據(jù)應(yīng)用需要采用最小抖動(dòng)（周期至周期、周期、相位等）特性的器件
o **聯(lián)的PLL數(shù)目
萊迪思的在系統(tǒng)可編程時(shí)鐘發(fā)生器器件中的ispClock5500系列以獨(dú)特且便利的方式處理所有上述挑戰(zhàn),同時(shí)提供了高性能,減小了電路板面積,便于設(shè)計(jì)并且靈活地貫穿不同的時(shí)鐘網(wǎng)絡(luò)結(jié)構(gòu)。
