在設(shè)計(jì)過程早期發(fā)現(xiàn)并解決問題
在設(shè)計(jì)過程早期發(fā)現(xiàn)并解決問題
在電路和系統(tǒng)設(shè)計(jì)中,需要昂貴的驗(yàn)證周期這一點(diǎn)證明電子設(shè)計(jì)師和 EDA 供應(yīng)商也都是不免要犯錯(cuò)的,所以最好使用能避免大多數(shù)錯(cuò)誤的工具和方法。
EM>要 點(diǎn)
● 制造能力與工程生產(chǎn)率之間的差距繼續(xù)在加大。
● 現(xiàn)在不存在標(biāo)準(zhǔn)的驗(yàn)證方法。
● 形式證明可減小設(shè)計(jì)師對(duì)功能驗(yàn)證的依賴性。
● 由于深亞微米加工存在許多電子物理學(xué)問題,電路驗(yàn)證的重要性正在增加。
設(shè)計(jì)驗(yàn)證需要每個(gè)設(shè)計(jì)小組花費(fèi)大量的時(shí)間和資源。設(shè)計(jì)驗(yàn)證費(fèi)用與設(shè)計(jì)的規(guī)模和設(shè)計(jì)所涉及學(xué)科的多樣性成正比。要求軟硬件協(xié)同設(shè)計(jì)或?qū)τ谑褂脭?shù)字和模擬兩種技術(shù)的設(shè)計(jì),驗(yàn)證起來最為復(fù)雜。工藝技術(shù)的發(fā)展使工程師可以在外形尺寸遞減的情況下使用更多的門電路。如今,一項(xiàng)普通的設(shè)計(jì)就要使用幾百萬個(gè)門,許多設(shè)計(jì)則使用幾千萬個(gè)門;最先進(jìn)的工藝不久將在一塊集成電路上制作 1 億個(gè)門。
驗(yàn)證技術(shù)的發(fā)展落后于半導(dǎo)體制造能力,這是產(chǎn)生設(shè)計(jì)差距的重大因素。但這種困難并非剛剛出現(xiàn)。在將產(chǎn)品交付生產(chǎn),并提供一套足夠而又高效的測試程序之前驗(yàn)證一項(xiàng)設(shè)計(jì)的正確無誤,會(huì)遇到種種問題,這些問題至少已經(jīng)存在35 年了。制造能力與設(shè)計(jì)驗(yàn)證之間的差距逐步在擴(kuò)大,因而,驗(yàn)證費(fèi)用也隨著設(shè)計(jì)復(fù)雜度的提高而逐步上升。設(shè)計(jì)驗(yàn)證的目的是保證設(shè)計(jì)正確無誤,但按照設(shè)計(jì)所處的不同開發(fā)階段,這一目的也具有不同的意義。正確無誤就是指符合規(guī)范、設(shè)計(jì)規(guī)則、工業(yè)標(biāo)準(zhǔn)以及企業(yè)設(shè)計(jì)慣例。正確無誤也意味著兩種實(shí)現(xiàn)方法在不同抽象等級(jí)如 RTL（寄存器傳送級(jí)）和門級(jí)上的等效性。
設(shè)計(jì)小組還必須保證軟硬件接口協(xié)議的正確設(shè)計(jì)與實(shí)現(xiàn)。盡管上述所列問題給人印象深刻,但只是部分地描述了你必須測試與驗(yàn)證的可能的設(shè)計(jì)與實(shí)現(xiàn)問題。在 2003 年 9 月 8 日舉行的 Synopsys 公司用戶大會(huì)上,Synopsys 公司主席兼首席執(zhí)行官 Aart de Geus 在主題演說中說,在所有新的IC和 ASIC 中,有 61% 需要至少一次反復(fù)。在這些器件中,由于功能邏輯錯(cuò)誤引發(fā)的問題而出差錯(cuò)的占43%;只有 3% 的故障原因用現(xiàn)在的驗(yàn)證技術(shù)無法確認(rèn)。但是,工程師們沒有時(shí)間與資源去發(fā)現(xiàn)并改正所有的設(shè)計(jì)問題。設(shè)計(jì)驗(yàn)證對(duì)產(chǎn)品開發(fā)成本、開發(fā)周期以及開發(fā)難度的影響是很大的。
殘缺的風(fēng)景
顯然,避免問題的發(fā)生比解決問題更有效,但很少有設(shè)計(jì)團(tuán)隊(duì)贊同這種觀點(diǎn)。例如,VHDL 比 Verilog 更加健全而又定義更嚴(yán)格。使用 VHDL 的設(shè)計(jì)師可以自動(dòng)地避免某些類型的錯(cuò)誤,而 Verilog 的用戶則必須通過驗(yàn)證才能發(fā)現(xiàn)這些錯(cuò)誤,但是,大多數(shù)工程師卻選擇 Verilog,因?yàn)樗子趯W(xué)習(xí),仿真速度也快于 VHDL。誠然,較為簡單的語言不支持設(shè)計(jì)師開發(fā)復(fù)雜的設(shè)計(jì)時(shí)所需要的更嚴(yán)格方法。這一局限性就是開發(fā) SystemVerilog 和 Verilog 2005 軟件的主要原因。
驗(yàn)證工程師不能依賴于一種廣為接受的行業(yè)標(biāo)準(zhǔn)驗(yàn)證方法。驗(yàn)證工具的范圍很寬,從軟件開發(fā)語言,如C語言,到硬件描述語言,如VHDL語言,再到專用測試語言,如 Synopsys 公司的 OpenVera 和 Verisity 公司的“e”語言,不一而足。這一領(lǐng)域處于不斷變化之中,工具的不穩(wěn)定性直接影響著可反復(fù)使用的模塊和操作規(guī)程的開發(fā)。這一問題在做體系結(jié)構(gòu)級(jí)的抽取時(shí)最為嚴(yán)重,而進(jìn)行這一抽取級(jí)時(shí),避免錯(cuò)誤或者至少發(fā)現(xiàn)并消除錯(cuò)誤,對(duì)提高利潤率大有裨益。
NEC電子公司技術(shù)基礎(chǔ)開發(fā)部總經(jīng)理Kazu Yamada認(rèn)為,驗(yàn)證包括系統(tǒng)驗(yàn)證、邏輯驗(yàn)證和時(shí)序驗(yàn)證三個(gè)主要階段。他堅(jiān)持認(rèn)為,在大多數(shù)單片系統(tǒng)設(shè)計(jì)驗(yàn)證中,最關(guān)鍵的領(lǐng)域是系統(tǒng)驗(yàn)證。由于 NEC 沒能找到一個(gè)滿意的商業(yè)化方案來解決這一問題,因此它開發(fā)了自己的高級(jí)設(shè)計(jì)環(huán)境,以便為其設(shè)計(jì)師和客戶改進(jìn)系統(tǒng)驗(yàn)證。雖然有些方法,如 NEC 公司的方法,可以縮短設(shè)計(jì)時(shí)間,降低開發(fā)成本,但它們遠(yuǎn)不是最佳的。他們使用的工具仍然存在問題。許多年來,EDA 供應(yīng)商的銷售部門業(yè)已
