可編程單芯片系統(tǒng)的封裝問題現今的復雜現場可編程門陣列（FPGA）正漸漸成為整個可編程系統(tǒng)的主角,這包括嵌入存儲器和處理器、專用I/O和多個不同的電源和地平面。為這些器件開發(fā)封裝也面臨著許多問題,這對SOC產品是很常見的,對可編程單芯片系統(tǒng)（SOPC）是獨有的。例如,可編程邏輯器件（PLD）廠商能夠讓客戶在其器件交付之前開發(fā)和驗證他們的器件,這段時間通常是在第一個樣片交付前4到6個月。那么在這之前,整個產品的封裝必須確定下
可編程單芯片系統(tǒng)的封裝問題 現今的復雜現場可編程門陣列（FPGA）正漸漸成為整個可編程系統(tǒng)的主角,這包括嵌入存儲器和處理器、專用I/O和多個不同的
電源和地平面。為這些器件開發(fā)封裝也面臨著許多問題,這對
SOC產品是很常見的,對可編程單芯片系統(tǒng)（SOPC）是獨有的。 例如,可編程邏輯器件（
PLD）廠商能夠讓客戶在其器件交付之前開發(fā)和驗證他們的器件,這段時間通常是在第一個樣片交付前4到6個月。那么在這之前,整個產品的封裝必須確定下來。這些封裝情況包括管腳、電氣和 熱特性,這樣便于早期對板子進行設計、時限設計和驗證、信號完整性分析和
功率核算。
可編程邏輯廠商也為客戶提供了相同封裝和管腳的不同器件
系列產品之間移植的能力,這樣能夠免除昂貴的重新制版費用。這種特性叫做垂直移植,通過封裝/籽芯布局優(yōu)化已經被廣泛采用。這種能力需要預先開發(fā)支持所需布線容量的相關基層技術。Altera是HDI（大容量互連）技術的早期用戶,現在仍繼續(xù)和這些供應商廣泛地合作,不斷地增強其功能,改善其性能。
最近可編程邏輯封裝的一個問題是集成高速收發(fā)器。這些收發(fā)器正常工作對這些器件的封裝有一些
其它的要求,包括讓抖動最小的相等線對長度和優(yōu)化傳輸線阻抗等。細微不均勻性的不利影響在超過3.125Gbps的速率下會變得很明顯。另外,信號的完整性在優(yōu)化的走線布局和整體
電感的減小的情況下尤為突出,特別在來自多個電源和地平面的信號,更為明顯。所有這些因素是相互依賴的,其中之一微小的變化都會對其它造成不可預測的變化。
這些要求需要硅片封裝協(xié)同規(guī)劃和設計。在產品規(guī)劃階段要充分考慮硅封裝劃分和功率優(yōu)化的問題。這種分析要在實際封裝產品交付之前數個月用全面的仿真來確定其封裝特性。整個的封裝設計現在是一個集成的交互的過程,它涉及到管腳布局、芯片布局和成本性能目標之間的優(yōu)化。這在封裝設計方法上是巨大的變革,在過去的四五年間封裝設計方法正悄悄地發(fā)展。
Altera擁有第一代收發(fā)器（
2001年推出的Mercury FPGA系列）的經驗,能夠為基于收發(fā)器FPGA的復雜仿真建立一套流程,為最近Stratix GX系列打下了堅實的基礎。那時,Altera的封裝工程師發(fā)現他們不得不開發(fā)一種通用的固件和流程來滿足這些日益復雜封裝的機械和電氣需求。Altera的封裝工程師和硅設計工程團隊密切合作,使用不同廠商的工具開發(fā)了封裝電路的電氣特性模型。這個模型在
IC設計測試平臺中,能夠表明板子上封裝籽芯的全部狀態(tài)。這些模型包括球柵到傳輸線,傳輸線和傳輸線到電極的H-spice模型,以及球柵到電極性能的S參數模型。
這個過程讓Altera能夠在實際硅片完成之前的幾個月準確地預測Stratix GX器件的信號完整性。圖1是Stratix GX器件以3.125Gbps速率驅動
40英寸
FR4板子的兩個眼圖,第一個是仿真眼圖（在硅片完成之前幾個月）,第二個是實際的器件特性。
