利用結(jié)構(gòu)化ASIC實現(xiàn)信號處理應(yīng)用
利用結(jié)構(gòu)化ASIC實現(xiàn)信號處理應(yīng)用
Leveraging Structured ASICs for
Signal Processing Applications
Altera公司DSP市場經(jīng)理 Brian Jentz
FPGA所具有的設(shè)計靈活性和大吞吐量特性使其成為傳統(tǒng)數(shù)字信號處理（DSP）器件可靠的芯片解決方案,例如無線基站、醫(yī)學(xué)成像和圖像記錄等高性能DSP應(yīng)用。在很多情況下,FPGA和高密度ASIC、DSP一起布置在同一塊電路板上。通常由ASIC和FPGA分擔(dān)的硬件功能現(xiàn)在主要由FPGA來實現(xiàn),這是因為FPGA能夠為DSP提供具有成本效益的方案,廣泛應(yīng)用于各種領(lǐng)域。
標(biāo)準(zhǔn)單元ASIC由于其性能、密度、復(fù)雜的邏輯設(shè)計和每單元成本優(yōu)勢而成為常用器件。但是,該類ASIC同樣會延長產(chǎn)品面市時間,開發(fā)成本較高,特別是功能需求改變或者產(chǎn)品沒有達(dá)到預(yù)期產(chǎn)量時,將會帶來很大的投資風(fēng)險。
例如,許多公司在開發(fā)ASIC實現(xiàn)3GPP標(biāo)準(zhǔn)蜂窩基站DSP功能時,經(jīng)濟(jì)損失極大,其原因在于該標(biāo)準(zhǔn)在其制定過程中總是不斷變化。
FPGA不但具有較高的吞吐量和靈活性,還比傳統(tǒng)DSP處理器具有更基本的數(shù)據(jù)處理能力。由于FPGA可以在硬件中重新配置,因此能夠提供完整的硬件定制功能,在各種DSP中實現(xiàn)。FPGA還具備對關(guān)鍵DSP應(yīng)用非常重要的特性,如嵌入式存儲器、DSP模塊和嵌入式處理器。
采用90 nm技術(shù)制造的FPGA可提供多達(dá)96個的嵌入式DSP模塊,384個420MHz 18×18乘法器。這相當(dāng)于超過160Gbps的吞吐量,性能比當(dāng)今市場上最快的DSP還要超出30倍。FPGA提供更多的可編程邏輯單元,實現(xiàn)增強(qiáng)信號處理功能,如Rapid I/O等高速接口以及DDR2控制器等外部存儲器接口。由于FPGA可提供高達(dá)8 Mb的大容量嵌入式存儲器,因此在某些應(yīng)用中可以不再需要外部存儲器。
結(jié)構(gòu)化ASIC的DSP開發(fā)流程
結(jié)構(gòu)化ASIC是FPGA和標(biāo)準(zhǔn)單元ASIC設(shè)計的折中方案,也是開發(fā)人員在高性能、批量DSP應(yīng)用中重新考慮是否使用傳統(tǒng)ASIC的另一個原因。結(jié)構(gòu)化ASIC可實現(xiàn)標(biāo)準(zhǔn)單元ASIC那樣的性能和功耗,每單元成本比FPGA低一個數(shù)量級,總體開發(fā)成本非常低。從芯片的角度看,結(jié)構(gòu)化ASIC在預(yù)加工基本陣列方面與FPGA非常相似,對給定器件都提供預(yù)定義邏輯、存儲器、時鐘網(wǎng)絡(luò)和I/O資源。采用90 nm工藝技術(shù)制造的最新一代結(jié)構(gòu)化ASIC可提供高達(dá)2.2M的ASIC邏輯門,以實現(xiàn)邏輯和DSP功能,以及DSP模塊專用的1.4M邏輯門和8.8 Mbits存儲器。
面向FPGA的DSP開發(fā)流程也可用于實現(xiàn)結(jié)構(gòu)化ASIC,如標(biāo)準(zhǔn)綜合、驗證、時序分析和等價檢驗工具等。該開發(fā)流程為由硬件和軟件劃分的DSP系統(tǒng)提供系統(tǒng)級集成能力和靈活性。此外,可以組合各種開發(fā)工具實現(xiàn)完整的設(shè)計平臺,使用戶在單個系統(tǒng)中能夠獲得硬件和軟件組合性能和靈活性優(yōu)勢。
面向結(jié)構(gòu)化ASIC的完整DSP系統(tǒng)設(shè)計需要高級算法和硬件描述語言（HDL）開發(fā)工具支持。最近幾年中,用于實現(xiàn)FPGA和結(jié)構(gòu)化ASIC的MATLAB/Simulink工具得到了廣泛應(yīng)用。這種工具使系統(tǒng)、算法和硬件設(shè)計人員能夠共享一個通用開發(fā)平臺,從而縮短了產(chǎn)品面市時間。MPEG4、JPEG2000、H.264視頻壓縮和WiMAX前向糾錯等算法知識產(chǎn)權(quán)（IP）針對FPGA和結(jié)構(gòu)化ASIC進(jìn)行優(yōu)化,從而進(jìn)一步縮短產(chǎn)品面市時間。
但是,如果經(jīng)過驗證的初始FPGA設(shè)計并沒有作為結(jié)構(gòu)化ASIC而去實現(xiàn)大批量產(chǎn)品,該開發(fā)過程將會與標(biāo)準(zhǔn)單元ASIC具有同樣的風(fēng)險。為降低這種風(fēng)險,設(shè)計方法必需支持FPGA原型至結(jié)構(gòu)化ASIC的無縫移植。同樣,系統(tǒng)應(yīng)支持FPGA和結(jié)構(gòu)化ASIC引腳對引腳兼容,這樣可消除系統(tǒng)重新開發(fā)和驗證對設(shè)計重制和計劃進(jìn)度的壓力,從而大大地節(jié)省成本,帶來前面提到的產(chǎn)品及時面市優(yōu)勢。
結(jié)論
以前,開發(fā)人員不得不采用標(biāo)準(zhǔn)單元ASIC來實現(xiàn)其價格、面積和性能目標(biāo)。在當(dāng)今市場上,不斷增加的競爭壓力和更短的產(chǎn)品生命周期使設(shè)計人員沒有足夠的時間來開發(fā)和細(xì)化那些性能更高、更復(fù)雜的設(shè)計,這些設(shè)計通常需要較長的驗證和仿真周期。結(jié)構(gòu)化ASIC價格低至15美元,密度高達(dá)2.2M ASIC邏輯門,系統(tǒng)性能達(dá)到350MHz,為開發(fā)人員提供標(biāo)
