硅基板的UV增強型氮氧化工藝
摘要
本文將介紹一種新型的UV增強型技術(shù)在硅上制作氮氧化硅層的方法。用這種方法在硅基板上形成的復合氮氧化硅柵層疊介質(zhì)層不但可以同樣實現(xiàn)低EOT,而且性能上有很大的提高。
簡介
隨著MOSFET溝道長度的縮短,為了繼續(xù)保持能被接受的短溝效應(yīng)和增大漏極電流,必須減小柵極介電層厚度。妨礙SiO2薄層按比例縮小的主要障礙來自于直接隧道效應(yīng)引起的大規(guī)模漏電流。為了提高MOS管性能和可靠性可以采用氧化/氮化硅復合層。ITRS線路圖預測應(yīng)用于未來技術(shù)世代的絕緣層厚度低于20Å,但如果SiO2/Si3N4結(jié)構(gòu)等效氧化硅層的厚度（EOT）降低到這個程度時,需要開始考慮采用高介電常數(shù)（K）的絕緣材料,如Ta2O5
或 ZrO2。使用Ta2O5介電層線寬為0.1µm的晶體管已經(jīng)見于報道。之前使用15Å厚EOT的ZrO2作為介電層的晶體管也已有報道。
大部分高K材料可以被分為兩大類。(a)同Si結(jié)合穩(wěn)定的材料,如ZrO2(K=25),HfO2(K=30),
Al2O3(K=11.6), Y2O3(K=14), La2O3
(K=20.8)和 Zr、Hf的硅酸鹽 (K=11)。(b)與Si在一起熱穩(wěn)定性不好的材料,如TiO2(K=40-80),
Ta2O5(K=26), SrTiO3(K=150)。使用后一類材料需要加一層薄的阻擋層防止界面上的反應(yīng)發(fā)生和互相擴散。制作高K柵層疊的關(guān)鍵點在于：小EOT,低漏電流,高K介電層與Si之間高質(zhì)量的界面層,熱穩(wěn)定和柵電極。我們將從高K介電材料的退火和界面層的形成兩方面分別討論這些要素的影響。
很多新的工藝都可以用來形成高K介電層,如物理氣相沉積、化學氣相沉積和原子層沉積。研究表明熱退火大概可以消除金屬氧化物層中的空位或其它缺陷,這對于減少穿透薄膜的漏電很有幫助。高K柵層疊工藝的一個問題是在生長起始階段或者沉積工藝的最后階段會在界面出現(xiàn)有害的“低K”材料。在傳統(tǒng)的CMOS工藝流程中由于高熱預算制程步驟的存在,高K介電材料的熱穩(wěn)定性對于材料的使用來說也是非常重要的性質(zhì)。很多研究表明沉積后通過快速熱制程（RTP）技術(shù)對薄膜進行退火對于決定最終高K材料的性能具有很大作用[1,2]。
對于大部分的高K介電層來說,與Si的界面結(jié)合情況對介電層的電學性能起決定性作用。即便是在完全消除了界面不良反應(yīng)的理想情況下,還會形成一系列的不同介電常數(shù)的串聯(lián)電容結(jié)構(gòu),其中最低K層會造成有效電容下降并且提高了EOT的最低可獲厚度值。各研究機構(gòu)已經(jīng)發(fā)表了相當多的制作超薄介電層的方法,但越來越多的注意力被投向具有低熱預算的RTP技術(shù)。在適當環(huán)境下使用RTP技術(shù)已經(jīng)被證明可以非常有效地制作出高K介電材料與硅之間良好的界面層[1,2]。
在相似的有效介電層厚度情況下,氮氧化硅薄膜比傳統(tǒng)的氧化硅層更適合做柵介電層,其可靠性更高,包括其擊穿電場較高,擊穿時間（TBD）更長,柵極漏電得到改善,熱載流子退化更小。在柵介電層摻入氮（N）還可以用來在雙柵C
