摘要：與傳統(tǒng)加法器相比，數(shù)字串行加法器具有工作頻率高、占用資源少、設(shè)計(jì)靈活等優(yōu)點(diǎn)。介紹了數(shù)字串行加法器的原理，說明了該加法器在FPGA上的實(shí)現(xiàn)要點(diǎn)及其在匹配濾波器設(shè)計(jì)中的應(yīng)用。與傳統(tǒng)DSP相比，定制DSP具有速度更高、設(shè)計(jì)靈活、易于更改等優(yōu)點(diǎn)，常常應(yīng)用于設(shè)計(jì)方案和關(guān)鍵算法的驗(yàn)證。在DSP運(yùn)算中，加法是最常用的。常見的加法器是位并行的(Bit-parallel)，在一個(gè)時(shí)鐘周期內(nèi)完成加法運(yùn)算。其速度較高，占用的資源較多。但是
摘 要：與傳統(tǒng)加法器相比，數(shù)字串行加法器具有工作頻率高、占用資源少、設(shè)計(jì)靈活等優(yōu)點(diǎn)。介紹了數(shù)字串行加法器的原理，說明了該加法器在FPGA上的實(shí)現(xiàn)要點(diǎn)及其在匹配
濾波器設(shè)計(jì)中的應(yīng)用。
與傳統(tǒng)
DSP相比，定制DSP具有速度更高、設(shè)計(jì)靈活、易于更改等優(yōu)點(diǎn)，常常應(yīng)用于設(shè)計(jì)方案和關(guān)鍵算法的驗(yàn)證。
在DSP運(yùn)算中，加法是最常用的。常見的加法器是位并行的(Bit-parallel)，在一個(gè)時(shí)鐘周期內(nèi)完成加法運(yùn)算。其速度較高，占用的資源較多。但是，在很多應(yīng)用中，并不需要這么高的速度，而且希望減小資源消耗。這時(shí)可以采用數(shù)字串行(Digit-serial)加法器，利用多個(gè)時(shí)鐘周期完成一個(gè)完整的加法運(yùn)算，從而使占用的資源大幅度減少。為了使數(shù)字串行加法器具有更廣泛的應(yīng)用范圍，設(shè)計(jì)的關(guān)鍵是要使電路達(dá)到盡可能高的工作頻率，以取得高的數(shù)據(jù)吞吐量(Throughput)，從而滿足系統(tǒng)
其它部分的速度要求。
1 數(shù)字串行加法器
在數(shù)字串行加法器中，字長為W的操作數(shù)被分為P個(gè)位寬為N(N能被W整除，P=W/N)的數(shù)字，然后從低位開始相加，在P個(gè)時(shí)鐘內(nèi)完成加法操作。P個(gè)時(shí)鐘周期稱為一個(gè)采樣周期(
SamplePeriod)。
圖1 N=2的數(shù)字串行加法器
N=2的數(shù)字串行加法器結(jié)構(gòu)如圖1所示。如果輸入操作數(shù)的字長為8，那么串行加法器可以在4個(gè)時(shí)鐘周期內(nèi)完成加法運(yùn)算。這個(gè)加法器只用了兩個(gè)全加器的資源，比一般的8bit行波進(jìn)位加法器小。
數(shù)字串行加法器的控制也比較簡單，輸入移位寄存器完成并行-串行轉(zhuǎn)換功能，通過移位操作不斷為加法器提供位寬為N的操作數(shù)；Control信號(hào)指示了新采樣周期的開始，此時(shí)carry清零；輸出移位寄存器完成串行-并行轉(zhuǎn)換，輸出計(jì)算結(jié)果。
對(duì)于特定的輸入字長，通過選擇不同的N，可以實(shí)現(xiàn)速度、面積不同的數(shù)字串行加法器。這樣，設(shè)計(jì)者可以根據(jù)實(shí)際情況加以選擇，提高了設(shè)計(jì)的靈活性。
2 高速數(shù)字串行加法器在FPGA上的實(shí)現(xiàn)
由于數(shù)字串行加法器要用P個(gè)時(shí)鐘周期才能完成整個(gè)加法操作，因此其工作頻率必須足夠高。這樣，在FPGA上實(shí)現(xiàn)時(shí)，如何使串行加法器具有盡量高的工作頻率就將成為關(guān)鍵問題。下面以Xilinx公司的VirtexE
系列FPGA為例，說明如何設(shè)計(jì)高速數(shù)字串行加法器。
