信號完整性問題及其解決方法
信號完整性(Signal Integrity)是指信號未受到損傷的一種狀態(tài),它表示信號質(zhì)量和信號傳輸后仍保持正確的功能特性。良好的信號完整性是指在需要時信號仍能以正確的時序和電壓電平值作出響應(yīng)。隨著高速器件的使用和高速數(shù)字系統(tǒng)設(shè)計越來越多,系統(tǒng)數(shù)據(jù)速率、時鐘速率和電路密集度都在不斷增加。在這種設(shè)計中,系統(tǒng)快斜率瞬變和工作頻率很高,電纜、互連、印制板(PCB)和硅片將表現(xiàn)出與低速設(shè)計截然不同的行為,即出現(xiàn)信號完整性問題。
信號完整性問題能導(dǎo)致或者直接帶來信號失真,定時錯誤,不正確數(shù)據(jù)、地址和控制線以及系統(tǒng)誤工作甚至系統(tǒng)崩潰,解決不好會嚴重影響產(chǎn)品性能并帶來不可估量的損失,已成為高速產(chǎn)品設(shè)計中非常值得注意的問題。
信號完整性問題的真正起因是不斷縮減的信號上升與下降時間。一般來說,當信號跳變比較慢即信號的上升和下降時間比較長時, PCB中的布線可以建模成具有一定數(shù)量延時的理想導(dǎo)線而確保有相當高的精度。此時,對于功能分析來說,所有連線延時都可以集總在驅(qū)動器的輸出端,于是,通過不同連線連接到該驅(qū)動器輸出端的所有接收器的輸入端在同一時刻觀察都可得到相同波形。
然而,隨著信號變化的加快,信號上升時間和下降時間縮短,電路板上的每一個布線段由理想的導(dǎo)線轉(zhuǎn)變?yōu)閺?fù)雜的傳輸線。此時信號連線的延時不能再以集總參數(shù)模型的方式建模在驅(qū)動器的輸出端,同一個驅(qū)動器信號驅(qū)動一個復(fù)雜的PCB連線時,電學(xué)上連接在一起的每一個接收器上接收到的信號就不再相同。從實踐經(jīng)驗中得知,一旦傳輸線的長度大于驅(qū)動器上升時間或者下降時間對應(yīng)的有效長度的1/6,傳輸線效應(yīng)就會出來,即出現(xiàn)信號完整性問題,包括反射、上沖和下沖、振蕩和環(huán)繞振蕩、地電平面反彈和回流噪聲、串擾和延遲等。
表1列出了高速電路設(shè)計中常見的信號完整性問題,以及可能引起該信號完整性的原因,并給出了相應(yīng)的解決方法。
目前,解決信號完整性問題的方法主要有電路設(shè)計、合理布局和建模仿真。
電路設(shè)計中,通常采用以下方法來解決信號完整性問題：
·控制同步切換輸出數(shù)量,控制各單元的最大邊沿速率 (dI/dt和dV/dt),從而得到最低且可接受的邊沿速率;
·為高輸出功能塊(如時鐘驅(qū)動器)選擇差分信號;
·在傳輸線上端接無源元件(如電阻、電容等),以實現(xiàn)傳輸線與負載間的阻抗匹配。端接策略的選擇應(yīng)該是對增加元件數(shù)目、開關(guān)速度和功耗的折中,且端接串聯(lián)電阻R或RC電路應(yīng)盡量靠近激勵端或接收端。
布線非常重要,設(shè)計者應(yīng)該在不違背一般原則的前提下,利用現(xiàn)有的設(shè)計經(jīng)驗,綜合多種可能的方案,優(yōu)化布線,消除各種潛在的問題。一方面要充分利用現(xiàn)有的、已經(jīng)過驗證的布線經(jīng)驗,將它們應(yīng)用于布線工作中;另一方面要積極利用一些信號完整性方面的仿真工具,約束、指導(dǎo)布線。
合理進行電路建模仿真是最常見的信號完整性解決方法。在高速電路設(shè)計中,仿真分析越來越顯示出優(yōu)越性。它給設(shè)計者以準確、直觀的設(shè)計結(jié)果,便于及早發(fā)現(xiàn)問題,及時修改,從而縮短設(shè)計時間,降低設(shè)計成本。
在進行電路建模仿真過程中,設(shè)計者應(yīng)對相關(guān)因素作合理估計,依據(jù)適當?shù)姆抡婀ぞ呓⒑侠砟Ｐ�。對�?b>IC應(yīng)用,可利用仿真來選擇合理的端接元件并優(yōu)化元器件布局,完成正確的端接策略和布局約束機制,從而解決信號完整性問題。
