低功耗流程設(shè)計(jì)可減少五成功耗
設(shè)計(jì)的復(fù)雜性、上市時(shí)間以及成本的壓力需要EDA工具提供高
容量、高性能的數(shù)字集成設(shè)計(jì)能力以及高度的可預(yù)測(cè)性、可靠性驗(yàn)證。
這樣一方面可以幫助客戶(hù)實(shí)現(xiàn)更先進(jìn)產(chǎn)品的設(shè)計(jì)，另一方面能夠規(guī)避
產(chǎn)品設(shè)計(jì)的制造風(fēng)險(xiǎn)，縮短產(chǎn)品上市時(shí)間。
沒(méi)有EDA工具的幫助，設(shè)計(jì)公司想做低功耗產(chǎn)品是很難的。用低
功耗的流程來(lái)做設(shè)計(jì)，產(chǎn)品至少可以減少50%的功耗。3年前我們把低
功耗的實(shí)踐加以總結(jié)，正式形成了一套理論，把我們自己的工具各個(gè)
環(huán)節(jié)全部做在一起，整合起來(lái)，形成了一整套低功耗技術(shù)。同時(shí)我們
也與產(chǎn)業(yè)鏈、設(shè)計(jì)鏈的公司合作，把整個(gè)低功耗的一套方法和這些公
司交流，比如IP公司ARM和代工廠中芯國(guó)際，我們都與他們保持密切
合作。我們把業(yè)界的伙伴聯(lián)合起來(lái)，一起來(lái)解決低功耗的問(wèn)題，這是
一個(gè)產(chǎn)業(yè)化的模式。
低功耗是把我們整個(gè)工具的結(jié)構(gòu)改變，而不是簡(jiǎn)單地加一項(xiàng)進(jìn)去，
單純加一項(xiàng)進(jìn)去可能會(huì)改變時(shí)序，會(huì)影響它的功能。因此，芯片的功
能、時(shí)序、功耗這三個(gè)方面要一起考慮。而且功耗不是只在后端物理
實(shí)現(xiàn)的時(shí)候才考慮，在前端做功能性設(shè)計(jì)、結(jié)構(gòu)性設(shè)計(jì)和邏輯性設(shè)計(jì)
的時(shí)候也要考慮。我們起步比較早，目前在一些比較先進(jìn)的低功耗芯
片市場(chǎng)我們的份額非常高，大家都用Cadence的產(chǎn)品做一些比較先進(jìn)
的低功耗芯片。
我們的工具之所以可以實(shí)現(xiàn)低功耗，是因?yàn)樵谧鲞壿嬙O(shè)計(jì)和物理
設(shè)計(jì)時(shí)，有關(guān)低功耗的功能就已經(jīng)設(shè)計(jì)在工具里，邏輯集成、數(shù)據(jù)布
線、仿真等都有低功耗的特征在里面，這是一個(gè)趨勢(shì)。我們?cè)?年前
推出了CPF(通用功率格式)的最早版本，CPF是一種方法，我們把它應(yīng)
用到工具里面。
Cadence Encounter最新的數(shù)字IC設(shè)計(jì)平臺(tái)7.1版在Encounter 6.2
版的基礎(chǔ)上增加了許多業(yè)內(nèi)領(lǐng)先的功能，把客戶(hù)從復(fù)雜設(shè)計(jì)的困擾
中解放出來(lái)，能夠?qū)Ｗ⒂谒麄兊暮诵母?jìng)爭(zhēng)力——設(shè)計(jì)創(chuàng)新之中。
此外，Cadence設(shè)計(jì)系統(tǒng)公司最近宣布推出C-to-Silicon Compiler
（編譯器），這是一種高端綜合產(chǎn)品，能夠讓設(shè)計(jì)師在創(chuàng)建和復(fù)
用系統(tǒng)級(jí)芯片IP的過(guò)程中，將生產(chǎn)力提高10倍。這種重要的新功能對(duì)
于開(kāi)發(fā)新型SoC（系統(tǒng)級(jí)芯片）和系統(tǒng)級(jí)IP，用于消費(fèi)電子、無(wú)線和
有線網(wǎng)絡(luò)市場(chǎng)的公司尤其可貴。通過(guò)與合作伙伴開(kāi)發(fā)相關(guān)產(chǎn)品證實(shí)，
C-to-Silicon Compiler可提高設(shè)計(jì)質(zhì)量，減少設(shè)計(jì)時(shí)間。
針對(duì)半導(dǎo)體工藝技術(shù)不斷提高，Cadence新工具能也能適應(yīng)32納
米設(shè)計(jì)，但后續(xù)工程如布線等要求不同，需要與Cadence后續(xù)工具結(jié)
合。同時(shí)為保證最好的性能，此款新工具最好能與Cadence其他工具
結(jié)合，因?yàn)镃adence進(jìn)行了全盤(pán)優(yōu)化，若與其他公司工具結(jié)合，可能
