異步DSP核心設計:更低功耗,更高性能
目前，處理器性能的主要衡量指標是時鐘頻率。絕大多數(shù)的集成電路 (IC) 設計都基于同步架構(gòu)，而同步架構(gòu)都采用全球一致的時鐘。這種架構(gòu)非常普及，許多人認為它也是數(shù)字電路設計的唯一途徑。然而，有一種截然不同的設計技術(shù)即將走上前臺：異步設計。
這一新技術(shù)的主要推動力來自硅技術(shù)的發(fā)展狀況。隨著硅產(chǎn)品的結(jié)構(gòu)縮小到 90 納米以內(nèi)，降低功耗就已成為首要事務。異步設計具有功耗低、電路更可靠等優(yōu)點，被看作是滿足這一需要的途徑。
異步技術(shù)由于諸多原因曾經(jīng)備受冷落，其中最重要的是缺乏標準化的工具流。IC 設計團隊面臨著巨大的壓力，包括快速地交付設備，使用高級編程語言和標準的事件驅(qū)動架構(gòu) (EDA) 工具，幫助實施合成、定時和驗證等任務。如果異步設計可以使用此類工具，那么可以預計將會出現(xiàn)更多采用異步邏輯組件的設備。
在過去，小型異步電路僅用作同步電路的補充。僅僅在最近，新發(fā)布的商用設備才主要基于異步設計。但是此類設備主要針對小眾市場，如要求超低功耗和穩(wěn)定電流的嵌入式感應器。
我們正在見證一款完全基于異步邏輯的通用數(shù)字信號處理器 (DSP) 核心橫空出世。無論是 IC 設計人員還是最終用戶，它帶來的好處數(shù)不勝數(shù)。
同步與異步
目前的數(shù)字設計事實上采用的是同步設計技術(shù)。由于歷史原因，這種方法得到了改良，設計工具也不斷演化。目前有一種標準流以高級語言為基礎(chǔ)，可實現(xiàn)快速開發(fā)。同步設計還可以輕松地擴展設備性能。設計人員只須提高時鐘頻率，就能使設計變得更快。
同步法包括建立功能模塊，每個模塊由一個按時鐘信號控制的有限狀態(tài)機 (FSM) 驅(qū)動。觸發(fā)器被用于存儲當前狀態(tài)。當接收到時鐘信號時，觸發(fā)器將更新所存儲的值。
在DSP的設計過程中，邏輯階段必不可少。這些階段實施操作并將結(jié)果傳遞到下一階段。下圖表示單個階段的簡單模型。異步邏輯用于在兩個觸發(fā)器之間計算電路的新狀態(tài)。例如，該邏輯云可執(zhí)行加法或乘法。
對于異步DSP核心，邏輯階段被調(diào)整以消除時鐘。下圖顯示了這種 DSP 架構(gòu)的基本構(gòu)造。不是由時鐘控制門閂線路，而實際上是傳遞了一個完成信號給下一邏輯階段。根據(jù)邏輯云所執(zhí)行的操作，在恰當時候可生成完成信號。
這種本地延遲控制可以保證電路的穩(wěn)定。由于控制電路時間的邏輯就在本地，它就可以相應地改變電壓、處理速度和溫度。
異步設計有許多種不同的途徑，而前提是電路不受單一時鐘控制。多數(shù)情況下，異步邏輯被用于通過專門的電路設計來解決具體問題。但是，異步邏輯也可用作完整 DSP 核心的基礎(chǔ)，而不僅僅是設計中偶爾需要的一種工具。其好處包括降低功耗、可靠性提高以及電磁干擾 (EMI) 低。
異步設計的好處
