系統(tǒng)工程師正受到降低成本和提高電路板可靠性的壓力。 系統(tǒng)工程師正受到降低成本和提高電路板可靠性的壓力。一個(gè)經(jīng)常被忽視的應(yīng)對(duì)措施是減少為FPGA、 微處理器和數(shù)字信號(hào)處理器進(jìn)行電源監(jiān)控而使用的元件數(shù)量。新穎的高集成度可編程電源電路將復(fù)位生成電路、看門狗定時(shí)器(WDT)和電壓監(jiān)控器集成電路集成在單個(gè)器件之中。這種一體化方案有助于降低系統(tǒng)成本,解決設(shè)計(jì)人員所關(guān)心的可靠性問(wèn)題。本文討論將可編程邏輯、ADC和DAC集成在一起的創(chuàng)新解決方案,該方案使電源管理功能具有更高的精確性,同時(shí)還可降低成本。
電源管理的挑戰(zhàn)
一個(gè)典型的CPU電源電路如圖1所示。對(duì)于典型的DSP、 FPGA或微處理器,各種電源電壓要求為:器件的核心電壓為1.2V、輔助電壓和PLL電壓為3.3V、 I/O驅(qū)動(dòng)電壓為1.5V和1.8V。常見(jiàn)的電源設(shè)計(jì)的電壓是源于單一的5V輸入電源,通過(guò)一系列DC/DC轉(zhuǎn)換器后產(chǎn)生各種電源電壓。為提供如同單電源印刷電路板一樣的可靠性,必須對(duì)電路板上的所有電源進(jìn)行監(jiān)測(cè),并能產(chǎn)生正確的CPU復(fù)位信號(hào)或電源故障中斷信號(hào)。
圖1的電壓監(jiān)控塊是一個(gè)集成電路,當(dāng)電源發(fā)生故障或手動(dòng)切斷電路板的電源時(shí),它會(huì)發(fā)送信號(hào)給CPU。如果任何一個(gè)DC/DC轉(zhuǎn)換器發(fā)生故障,電壓將升高或降低,超出正常工作電壓的范圍,從而導(dǎo)致CPU不能正常執(zhí)行程序。對(duì)CPU而言,一個(gè)潛在的最糟糕情況是非易失性內(nèi)存被改寫,使系統(tǒng)無(wú)法啟動(dòng)。如果電源發(fā)生故障時(shí)能夠中斷CPU,就能安全地中止當(dāng)前任務(wù),為可靠重新啟動(dòng)保存重要信息。
許多廉價(jià)的電壓監(jiān)控器集成電路通常有一個(gè)被忽視的負(fù)作用,對(duì)于電壓變化,監(jiān)控器的閾值將影響整個(gè)系統(tǒng)的容差。圖2說(shuō)明了這種情況。核心電壓的規(guī)格為1V+/-5%,如果CPU核心電壓低于0.95V,就要求監(jiān)控器必須發(fā)出一個(gè)中斷信號(hào)。然而,考慮到監(jiān)控器的閾值精度,電壓變化的整個(gè)容差降低了。在這個(gè)例子中,該監(jiān)控器的閾值為0.95V+2%/-3%(0.97V至0.93V)。采用這種監(jiān)控集成電路時(shí),該閾值應(yīng)設(shè)置成0.97V ,這就限制了DC/DC轉(zhuǎn)換器的容差。
圖1中的復(fù)位發(fā)生器塊是另一種較常見(jiàn)的分立集成電路,當(dāng)所有電壓穩(wěn)定后,它向CPU發(fā)出釋放復(fù)位輸入信號(hào)。在所有電源穩(wěn)定之后,CPU繼續(xù)保持復(fù)位模式一段時(shí)間是常見(jiàn)的情況。例如,PowerGood信號(hào)有效后,移動(dòng)式英特爾Atom處理器期待“脈沖延伸”兩個(gè)毫秒的復(fù)位脈沖。只有到那個(gè)時(shí)刻,CPU才開(kāi)始執(zhí)行程序。
圖1中的最后一個(gè)分立集成電路塊是看門狗定時(shí)器。如果主程序沒(méi)有對(duì)監(jiān)視器進(jìn)行定期服務(wù),這個(gè)定時(shí)器件觸發(fā)系統(tǒng)復(fù)位。其目的是將系統(tǒng)從暫停狀態(tài)恢復(fù)為正常運(yùn)行。
提升電源管理的靈活性并降低成本
電源,復(fù)位和看門狗定時(shí)器應(yīng)用需求是多種各樣的,這導(dǎo)致元件供應(yīng)商提供大量的分立數(shù)字和混合信號(hào)元件,以幫助設(shè)計(jì)人員應(yīng)對(duì)電源管理的挑戰(zhàn)。但是,如果采用分立電壓監(jiān)控器,復(fù)位和定時(shí)器電路會(huì)增加印刷電路板布局的復(fù)雜性,并提高成本。
由于板級(jí)寄生作用和電源的開(kāi)關(guān),電壓波動(dòng)是正常的電源特性,削減成本的措施之一是使用不太精確、成本更低的電壓監(jiān)控器件。然而,變化超過(guò)1