專家關于高速線路的布線問題解答
專家關于高速線路的布線問題解答
1。 如何處理實際布線中的一些理論沖突的問題
問：在實際布線中,很多理論是相互沖突的;例如： 1。處理多個模/數(shù)地的接法：理論上是應該相互隔離的,但在實際的小型化、高密度布線中,由于空間的局限或者絕對的隔離會導致小信號模擬地走線過長,很難實現(xiàn)理論的接法。我的做法是：將模/數(shù)功能模塊的地分割成一個完整的孤島,該功能模塊的模/數(shù)地都連接在這一個孤島上。再通過溝道讓孤島和“大”地連接。不知這種做法是否正確？ 2。理論上晶振與CPU的連線應該盡量短,由于結構布局的原因,晶振與CPU的連線比較長、比較細,因此受到了干擾,工作不穩(wěn)定,這時如何從布線解決這個問題？諸如此類的問題還有很多,尤其是高速PCB布線中考慮EMC、EMI問題,有很多沖突,很是頭痛,請問如何解決這些沖突？多謝！
答：1. 基本上, 將模/數(shù)地分割隔離是對的。 要注意的是信號走線盡量不要跨過有分割的 地方(moat), 還有不要讓電源和信號的回流電流路徑(returning current path)變太大�！�2. 晶振是模擬的正反饋振蕩電路, 要有穩(wěn)定的振蕩信號, 必須滿足loop gain與phase的規(guī)范, 而這模擬信號的振蕩規(guī)范很容易受到干擾, 即使加ground guard traces可能也無法完全隔離干擾。 而且離的太遠, 地平面上的噪聲也會影響正反饋振蕩電路。 所以, 一定要將晶振和芯片的距離進可能靠近。 3. 確實高速布線與EMI的要求有很多沖突。 但基本原則是因EMI所加的電阻電容或ferrite bead, 不能造成信號的一些電氣特性不符合規(guī)范。 所以, 最好先用安排走線和PCB疊層的技巧來解決或減少EMI的問題, 如高速信號走內層。 最后才用電阻電容或ferrite bead的方式, 以降低對信號的傷害。
2。在高速設計中,如何解決信號的完整性問題？差分布線方式是如何實現(xiàn)的？對于只有一個輸出端的時鐘信號線,如何實現(xiàn)差分布線？
答：信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構和輸出阻抗(output impedance),走線的特性阻抗,負載端的特性,走線的拓樸(topology)架構等。解決的方式是靠端接(termination)與調整走線的拓樸。 差分對的布線有兩點要注意,一是兩條線的長度要盡量一樣長,另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變,也就是要保持平行。平行的方式有兩種,一為兩條線走在同一走線層(side-by-side),一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side實現(xiàn)的方式較多。 要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對只有一個輸出端的時鐘信號是無法使用差分布線的。
3。 關于高速差分信號布線
問：在pcb上靠近平行走高速差分信號線對的時候,在阻抗匹配的情況下,由于兩線的相互耦合,會帶來很多好處。但是有觀點認為這樣會增大信號的衰減,影響傳輸距離。是不是這樣,為什么？我在一些大公司的評估板上看到高速布線有的盡量靠近且平行,而有的卻有意的使兩線距離忽遠忽近,我不懂那一種效果更好。我的信號1GHz以上,阻抗為50歐姆。在用軟件計算時,差分線對也是以50歐姆來計算嗎？還是以100歐姆來算？接收端差分線對之間可否加一匹配電阻？謝謝！
