CADENCE與中芯國際集成電路制造有限公司為系統(tǒng)級芯片的節(jié)能提供90納米低功耗解決方案
Cadence設計系統(tǒng)公司與中芯國際集成電路制造有限公司 (SMIC) 9月6日宣布,兩家公司已經(jīng)聯(lián)合開發(fā)出低功耗數(shù)字設計參考流程,支持 SMIC 先進的90納米工藝技術(shù)。該設計參考流程包含對 Cadence(R) Encounter(R) 時序系統(tǒng)的支持,以滿足設計師為計算機、消費電子、網(wǎng)絡及無線產(chǎn)品市場開發(fā)集成電路越來越高的需求。
該設計參考流程結(jié)合了 Cadence Encounter 數(shù)字 IC 設計平臺和 Cadence 可制造性設計 (DFM) 技術(shù),攻克了低功耗、復雜的層次設計、時序及信號集成 (SI) 簽收等納米設計的挑戰(zhàn)。該設計參考流程使用 SMIC 的90納米工藝技術(shù)進行開發(fā),通過了樣品設計驗證。Cadence 作為最早與 SMIC 合作的電子設計自動化公司之一,與 SMIC 一起推出了90納米 Encounter 低功耗系統(tǒng)級芯片設計參考流程。Cadence 的新技術(shù)如 Encounter 時序系統(tǒng)已結(jié)合到該流程中,用于靜態(tài)時序分析 (STA) 簽收。
“與 Cadence 的合作幫助我們達成繼續(xù)推動中國和全球半導體市場發(fā)展的目標。”SMIC 設計服務部副總裁歐陽雄說,“作為復雜低功耗及數(shù)字設計解決方案的領導者,Cadence 提供了獨特的技術(shù)與專業(yè)知識,設計了這一參考設計流程。這一90納米 SMIC 低功耗參考設計流程,有 Encounter 時序系統(tǒng)及其它來自 Cadence 的尖端數(shù)字 IC 設計技術(shù)推動,加上 SMIC 的工藝技術(shù),將確保我們的客戶獲得極高的質(zhì)量和生產(chǎn)力,并提供了更快、更有效、風險更低的投片方式�！�
這套 “SMIC-Cadence 設計參考流程”是一套完整的 Encounter 低功耗系統(tǒng)級芯片設計參考流程,其重點在于90納米系統(tǒng)級芯片 (SoC) 的高效能源利用。它對功耗問題的優(yōu)化貫穿了所有必要的設計步驟,包括邏輯綜合、模擬、測試設計、等價性檢驗、芯片虛擬原型、物理實現(xiàn)和完成簽收分析。Encounter 低功耗流程是業(yè)界首個為現(xiàn)代系統(tǒng)級芯片節(jié)能需求而設計的完整的低功耗解決方案之一。設計、實現(xiàn)和驗證技術(shù)完整結(jié)合,讓設計師的工作效率大大提升。該設計參考流程采用了 Cadence Encounter 以連線為首要考量的連續(xù)收斂方法,讓設計師可以迅速得到可行的網(wǎng)表和虛擬原型,在設計周期的初期就可以分析及優(yōu)化功耗、時序、SI 和布線。
此外,該流程為設計師提供了一個全面的平臺,強調(diào)快速、精確與自動時序、功耗與 SI 收斂,提高了 Encounter 的低功耗性能。它解決了層次模塊分割、物理時序優(yōu)化、3-D RC 提取、電壓降、泄漏和動態(tài)功耗優(yōu)化、信號干擾故障和延遲分析等問題。該流程讓設計師可以用系統(tǒng)性的、可預測的方式進行設計和優(yōu)化,得到最高質(zhì)量的芯片。
“我們很高興與 SMIC 合作推出基于90納米工藝技術(shù)的參考設計流程”,Cadence 產(chǎn)業(yè)聯(lián)盟業(yè)務發(fā)展部副總裁 Mike McAweeney 說,“我們與 SMIC 的合作讓我們的客戶在設計鏈上又有了一個重要的關(guān)聯(lián),保證了從概念到投片的整個設計鏈的可制造性考量。它照顧了中國越來越多的制造廠和設計公司的需求,而他們一直依賴于 Cadence 的數(shù)字 IC 設計流程�！�
SMIC-Cadence 低功耗數(shù)字設計參考流程是創(chuàng)造次130納米的節(jié)能系統(tǒng)級芯片的起點。該流程融合了 Cadence 的多種獨創(chuàng)技術(shù),包括優(yōu)化功耗的設計流程、Encounter 時序系統(tǒng)、Encounter RTL 編譯器全局優(yōu)化、Encounter 低功耗系統(tǒng)級芯片參考設計流程、Cadence 提取技術(shù)、搭配 PowerMeter 功能的 VoltageStorm(R) 功耗分析以及 CeltIC(R) 納米延時計算器 (NDC),使用高度精確的有效
