時鐘電路設(shè)計
本案例的時鐘信號的連接和高速數(shù)據(jù)采集系統(tǒng)一致，但DSP內(nèi)部的頻率設(shè)置電路和系數(shù)設(shè)置有所不同。DSP的頻率設(shè)置引腳為CLKMD1～CKLMD3，這些引腳的狀態(tài)來決定DSP內(nèi)部倍頻的大小。倍頻是指在外部晶振的基礎(chǔ)乘以設(shè)定的倍數(shù)，倍數(shù)與CLKCMD1～CLKMD3的關(guān)系如表所示。表中PLL禁止表示DSP內(nèi)部的倍頻電路禁止，此時DSP內(nèi)部的分頻電路工作，DSP工作時鐘為輸入時鐘的一半或者1／4。
表 CLKMD1～CLKMD3與分頻關(guān)系
本案例的JTAG仿真口的設(shè)計遵循IEEE標(biāo)準(zhǔn)設(shè)置。為了調(diào)試和擴(kuò)展，系統(tǒng)將常用的地址總線、數(shù)據(jù)總線和緩沖串口總線連接到插件上。整個系統(tǒng)的最終布局如圖所示。
圖 系統(tǒng)整體布局
圖中，HL3．3為DSP芯片I／O電源（3．3V）指示燈、HL1．8為DSP指示燈、HL5．0為5V電源指示燈；J4為脫機(jī)或仿真運(yùn)行方式選擇引腳，將J4短路時為脫機(jī)運(yùn)行，反之則為仿真運(yùn)行；J1左邊為模擬地接口，右邊為5V電壓接口；J2上面為輸人信號接口，下面為數(shù)字地接口；K1為Flash讀寫開關(guān)，當(dāng)K1開關(guān)置左端時，當(dāng)開關(guān)置右端時，可把自己編寫的程序通過DSP仿真器寫入到Flash中。
