DDR內(nèi)存已成為系統(tǒng)DRAM的主要技術,而DDR系統(tǒng)的驗證則是新的數(shù)字系統(tǒng)設計最具挑戰(zhàn)性且費時的工作之一。邏輯分析儀是協(xié)助工程師驗證這些系統(tǒng)的重要工具,但在成本與空間的限制下,邏輯分析儀探測技術變成了一個值得深思的問題。理想上,DDR的可測試性應成為最終設計的一部份,以利于在測試臺進行系統(tǒng)的驗證,因為在整個產(chǎn)品生命周期中的工程設計與委外代工都會增加成本。然而礙于邏輯分析儀探測點的電氣負載與空間需求,這種作法直到今天仍
DDR
內(nèi)存已成為系統(tǒng)DRAM的主要技術,而DDR系統(tǒng)的驗證則是新的數(shù)字系統(tǒng)設計最具挑戰(zhàn)性且費時的工作之一。邏輯分析儀是協(xié)助工程師驗證這些系統(tǒng)的重要工具,但在成本與空間的限制下,邏輯分析儀探測技術變成了一個值得深思的問題。
理想上,DDR的可測試性應成為最終設計的一部份,以利于在測試臺進行系統(tǒng)的驗證,因為在整個產(chǎn)品生命周期中的工程設計與委外代工都會增加成本。然而礙于邏輯分析儀探測點的電氣負載與空間需求,這種作法直到今天仍不可行。新的免接頭式邏輯分析儀探測技術使DDR可測試性得以結合到產(chǎn)品的最初與最終階段,對成本、電路板空間或信號完整性的影響十分有限。
免接頭式探測技術
最近,一些邏輯分析儀廠商推出了一種新的"免接頭式"（
Connector-Less）測試探棒,它們采用壓縮互連（compression interconnect）技術,省去了在目標上使用接頭的不便。取代接頭的是置于代測電路板上的小著陸焊墊（landing pads）,測試探棒的電氣互連會被壓縮到這些焊墊上,以構成電氣接點。拿掉占面積的接頭,意謂著結合邏輯分析儀可測試性只需要用到最小的空間。此外,不使用接頭也能減少測試探棒的總負載。較低的測試探棒電氣負載（&
lt; 0.7 pF）,表示當連接測試探棒時,信號不會受到電氣的干擾。而且,由于代測電路板上面并未留有接頭,所以在未連接測試探棒時,只剩下著陸焊墊,而這些焊墊的負載非常的�。▇80fF）�，F(xiàn)在,將邏輯分析儀的測試點放入最終的生產(chǎn)設計中已是實際可行的作法。
DDR系統(tǒng)
DDR內(nèi)存最常見的一種實作方式,就是使用插座式的DIMM或
SO-DIMM。工程師將多個184接腳的DIMM并排放置,并且共享內(nèi)存總線來提高儲存容量。這種實作方式具備了彈性擴充的好處,因而廣泛應用于計算機系統(tǒng)中。此種實作方式看似簡單,實際上系統(tǒng)工程師必須解決許多問題與限制。
第一個問題是空間。電路板的空間是有限的,因此內(nèi)存系統(tǒng)的實作應盡可能占用較小的空間。
第二個重要的限制是成本。成本的主要影響在于必須減少代測電路板上的層數(shù)。許多DDR系統(tǒng)都是在4層
PCB板上實作,而它們只有2個信號層。雖然DDR插座是針對這類路由來做腳位安排,但要容納DDR系統(tǒng)也需要的各種電路其實是一大挑戰(zhàn)。
信號完整性是工程師必須面對的另一個問題。少量的信號與高資料速率,使DDR系統(tǒng)的實作變得非常困難。再加上只有2個路由層及系統(tǒng)必須盡可能縮小的額外限制,造成設計超出邊限的情況將會持續(xù)出現(xiàn)。
最后但很重要的一個問題就是可測試性。工程師在面對以上所有的限制之后,系統(tǒng)中通常已經(jīng)沒有太大的空間可以結合可測試性了,然而可測試性卻是產(chǎn)品驗證與快速上市的關鍵。更糟的是,在產(chǎn)品生命周期中經(jīng)常會變更設計或進行昂貴的工程。當產(chǎn)品在生產(chǎn)過程中有所變更時,必須有一個快速而可靠的方法來驗證這些變更是否改變了設計的原始功能。基于電氣負載與空間/路由的需求,直到今天仍無法在生產(chǎn)設計中加入可測試性�，F(xiàn)在,免接頭式邏輯分析儀探測技術讓一切都改觀了。
使用免接頭式探測技術來執(zhí)行DDR驗證
免接頭式邏輯分析儀測試探棒非常適合用于DDR系統(tǒng)的除錯,主要的理由包括占位面積小、連接時的負載低、不連接時的負載幾乎微不足道、以及flow-through routing（布線穿透）能力。為說明這類探測技術的能力與多元性,當配備如安捷倫科技的Soft Touch等免接頭式測試探棒時,可以考慮以下的內(nèi)存系統(tǒng)。
下圖是一個使用4插座、184接腳DIMM的DDR系統(tǒng)之布局范例。這個系統(tǒng)利用位于終端之間的免接頭式測試探棒（
mid-
bus探測）來作2個阻抗匹配。這個圖顯示了所有2x信號（資料
