設(shè)計(jì)的復(fù)雜性呼喚系統(tǒng)級(jí)設(shè)計(jì)
在過(guò)去4年里,從事市場(chǎng)研究的Dataquest公司已開(kāi)始發(fā)布關(guān)于EDA市場(chǎng)中該公司全球EDA首席分析師Gary Smith所稱(chēng)的電子系統(tǒng)級(jí)分市場(chǎng)的報(bào)告。該市場(chǎng)的產(chǎn)品旨在使工程師能夠以比RTL（寄存器傳輸級(jí)）更高的抽象級(jí)來(lái)描述電子產(chǎn)品設(shè)計(jì),而RTL是邏輯綜合被采用以來(lái)硬件設(shè)計(jì)的傳統(tǒng)起點(diǎn)。雖然很多EDA公司已經(jīng)為該市場(chǎng)推出了產(chǎn)品,但收入增長(zhǎng)明顯不如預(yù)期,并且主要技術(shù)潮流一直未得到發(fā)展。設(shè)計(jì)復(fù)雜性的不斷提高和65 納米半導(dǎo)體制造工藝的采用,使解決系統(tǒng)設(shè)計(jì)問(wèn)題變得更加勢(shì)在必行了。
傳統(tǒng)方法
大多數(shù)EDA公司處理復(fù)雜性問(wèn)題的方式都是假設(shè) ：只要可以利用熟悉的工具,那么設(shè)計(jì)工程師就會(huì)自然地成為系統(tǒng)設(shè)計(jì)師。因此,該行業(yè)正在目睹人們從事三項(xiàng)不同的重要工作,目的是通過(guò)提供能在更高的抽象級(jí)描述概念的結(jié)構(gòu),把 RTL 級(jí)使用的基于語(yǔ)言的設(shè)計(jì)擴(kuò)展到系統(tǒng)級(jí)。每項(xiàng)工作都使用一種現(xiàn)有語(yǔ)言作為起點(diǎn)——即 Verilog語(yǔ)言、VHDL語(yǔ)言、C語(yǔ)言。
推廣全球標(biāo)準(zhǔn)的Accellera 機(jī)構(gòu),利用會(huì)員公司的貢獻(xiàn)擴(kuò)展了 Verilog 語(yǔ)言,以便創(chuàng)建 SystemVerilog語(yǔ)言——它是 Verilog語(yǔ)言的一個(gè)合適的超集,增加了很多行為結(jié)構(gòu)。由于 Verilog 是使用最廣泛的 RTL 設(shè)計(jì)語(yǔ)言,因此該機(jī)構(gòu)斷定,對(duì)它進(jìn)行擴(kuò)展,可以把重新培訓(xùn)工程師的需要減少到最低程度,并為行業(yè)節(jié)約相當(dāng)多的費(fèi)用。
IEEE 出于同樣的目的,在計(jì)算機(jī)協(xié)會(huì)設(shè)計(jì)自動(dòng)化標(biāo)準(zhǔn)委員會(huì) (Computer Society DASC) 內(nèi)部開(kāi)始了一項(xiàng)擴(kuò)展 VHDL的工作。VHDL 基礎(chǔ)語(yǔ)言已經(jīng)提供了Verilog 的大多數(shù)附加行為結(jié)構(gòu),據(jù)該委員會(huì)說(shuō),這可簡(jiǎn)化向該語(yǔ)言新版本的過(guò)渡。然而,這項(xiàng)工作進(jìn)展緩慢,并有失去市場(chǎng)機(jī)會(huì)的風(fēng)險(xiǎn)。
另一項(xiàng)基于 C語(yǔ)言（更準(zhǔn)確地說(shuō)是 C++）的重要工作造就了 SystemC,而SystemC由 OSCI (Open SystemC Initiative) 財(cái)團(tuán)推廣,并已被許多公司所采用。這種方法的擁護(hù)者認(rèn)為,由于大多數(shù)工程師都在大學(xué)學(xué)過(guò)使用 C語(yǔ)言來(lái)完成課堂作業(yè),所以基于 C語(yǔ)言 的工具就不需要大量的重新培訓(xùn)。
雖然這三種方法的技術(shù)細(xì)節(jié)各不相同（參考文獻(xiàn) 1）,但每種方法都有相同的前提：在 RTL 級(jí)做設(shè)計(jì)的工程師也將能在系統(tǒng)級(jí)做設(shè)計(jì)。但是,不論是在EDA行業(yè) 還是在其它行業(yè),即使是對(duì)產(chǎn)品開(kāi)發(fā)歷史的膚淺調(diào)查,都會(huì)對(duì)該假設(shè)提出質(zhì)疑。在電子行業(yè),設(shè)計(jì)工程師們不參與最初的產(chǎn)品規(guī)范,既不制訂功能要求,也不確定項(xiàng)目指導(dǎo)方針和市場(chǎng)定位因素。這些任務(wù)由營(yíng)銷(xiāo)、財(cái)務(wù)、系統(tǒng)工程專(zhuān)業(yè)人員來(lái)承擔(dān)。這些專(zhuān)業(yè)人員一般都不熟悉硬件描述語(yǔ)言。由于沒(méi)有別的資料可供使用,他們都利用以自然語(yǔ)言和各種圖片編寫(xiě)的文件來(lái)描述系統(tǒng)。對(duì)于他們而言,使用 SystemVerilog 或 VHDL（這兩種帶有大量硬件實(shí)現(xiàn)語(yǔ)義）或 C++語(yǔ)言（帶有結(jié)構(gòu)化編程構(gòu)成）,就像使用一種為系統(tǒng)級(jí)設(shè)計(jì)而編寫(xiě)的新語(yǔ)言一樣困難。
Cadence公司、Mentor公司和Synopsys公司——三家主要的 EDA 公司——既支持 SystemC ,又支持 SystemVerilog,不過(guò)側(cè)重點(diǎn)各不相同。Cadence 公司在 SystemC 推廣方面更積極,而 Synopsys
